KR960007805B1 - 반도체 집적회로의 패턴 형성방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 기술에 따른 패턴 형성 방법을 나타낸 단면도.
제2도는 본 발명의 일실시예에 따른 패턴 형성 공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 필드 산화막
3 : 게이트 산화막 4 : 폴리 실리콘막
4' : 게이트 전극 4 : 워드라인(word line)
5, 7 : 산화막 6, 6' : 김광막
본 발명은 반도체 소자의 고집적화에 대응하는 반도체 집적회로의 패턴 형성 방법에 관한 것이다.
반도체 집적회로가 점차 고집적화 되면서 소자와 소자, 전도층과 전도층간의 간격은 줄어들고, 상대적으로 단차는 증가하게 되어 반도체 소자의 제조공정은 더욱 어려워진다.
종래기술에 따른 반도체 소자의 제조공정중 게이트 전극 패턴 형성방법은 도면 제 1 도를 통하여 살펴본다.
제 1 도는 반도체 기판(1)에 소자분리를 위한 필드 산화막(2)을 형성한 후 게이트 산화막(3)을 성장시킨 다음에, 게이트 전극 도전층인 폴리 실리콘막(4)을 증착하고, 포지티브형(positive type) 감광막(6)을 도포한 후 마스크를 사용하여 감광막(6) 패턴을 형성한 상태의 단면도이다.
그러나, 도면 제 1 도에 도시된 바와같이 종래기술은 감광막(6) 패턴을 형성하기 위한 노광 공정시 필드 산화막(2)의 생성에 의해 단차가 심한 영역(도면부호 A)에서 난반사를 일으켜 감광막 패턴이 손상(도면부호 6')되고, 상기 손상된 감광막 패턴을 마스크로 사용하여 식각공정을 행할 경우 전극을 단락시키거나 노칭(notching)현상을 유발해 트랜지스터의 특성을 악화시키는 문제점이 발생하였다.
이러한 문제점을 해결하기 위한 방법으로 네카티브형(negative type) 감광막을 사용하는 것을 생각할 수 있으나 네카티브형 감광막은 포지티브형 감광막에 비해 공정이 복잡할 뿐 아니라 접착력이나 해상도, 수명등이 떨어짐으로 바람직한 해결방안이 되지 못한다.
따라서, 본 발명은 반도체 소자의 제조공정중 패턴 형성시 노칭현상등을 방지하기 위하여 액상층착법(liquid phase deposition)산화막을 사용하여 패턴을 형성하는 반도체 집적회로의 패턴형성 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 안출된 본 발명은 포지티브형 감광막을 사용하는 반도체 집적회로의 패턴 형성 방법에 있어서, 패턴을 형성하고자 하는 전도층상에 제1산화막을 증착하는 제 1단계, 상기 제 1 산화막상에 포지티브형 감광막을 도포하고 상기 전도층이 식각이어 제거될 지역에 상기 감광막을 현상(development)하여 감광막 패턴을 형성하는 제 2 단계, 액상층착법에 의한 제 2 산화막을 상기 감광막이 현상되지 않고 제거된 지역에 증착하는 제 3단계, 상기 현상되어 있는 감광막을 제거하고 이 감광막의 제거로 인한여 노출되는 상기 제 1 산화막과 상기 제 2 산화막을 식각하는 제 4 단계, 제 2 산화막을 마스크로 하여 상기 전도물질을 식각함으로써 전도물질 패턴을 형성하는 제 5 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제 2 도를 참조하여 본 발명의 일실시예에 따라 패턴 형성 공정을 상세히 설명한다.
먼저, 제 2 도(a)는 반도체 소자의 제조공정중 게이트 전극 패턴을 형성하기 위하여 반도체 기판(1)에 LOCOS(local oxidation of silicon)방식으로 필드 산화막(2)을 형성한 후 게이트 산화막(3)과 전도층인 폴리 실리콘막(4)을 각각 차례로 형성한 상태의 단면도이다.
이어서, 제 2 도(b)에 도시된 바와같이 상기 폴리 실리콘막(4)에 액상증착법에 의한 제 2 산화막(7) 증착을 위한 제 1 산화막(5)을 100∼200Å 두께로 증착하고, 상기 제 1 산화막(5)상에 포지티브형 감광막을 도포한 다음에, 제 1 도와 같은 감광막 패턴을 형성하는 기존의 마스크와는 음양이 반전된 마스크, 즉 패턴 공정으로 인하여 상기 전도층인 폴리 실리콘막(4)이 식각되어지는 지역에 감광막(6) 패턴을 형성하고, 액상증착법에 의한 제 2 산화막(7)을 상기 감광막(6)이 현상되지 않고 제거된 지역에 150∼2500Å 두께로 증착한다.
끝으로, 제 2 도(c)에 도시된 바와같이 상기 감광막(6)을 제거한 후 제 1 산화막(5) 두께만큼 전면성 식각으로 제 1 및 제 2 산화막(5, 7)을 식각하고, 식각후 남아있는 제 2 산화막(7)을 마스크로 사용 상기 폴리 실리콘막(4)을 선택 식각하여 게이트 전극(4')및 워드라인(4) 패턴을 형성한다.
상기와 같이 본 발명을 반도체 제조공정중 패턴 형성에 적용하므로써, 원하는 패턴을 비교적 쉽게 얻을 수 있고, 전극등의 단락과 노칭(notching) 현상을 방지할 수 있으므로 반도체 소자의 특성 및 신뢰도 향상을 가져오는 효과가 있다.
Claims (3)
- 포지티브형(positive type) 감광막(photoresist)을 사용하는 반도체 집적회로의 패턴 형성 방법에 있어서, 패턴을 형성하고자 하는 전도층(4)상에 제1산화막(5)을 증착하는 제 1단계, 상기 제 1 산화막(5)상에 포지티브형 감광막(6)을 도포하고 상기 전도층(4)이 식각되어 제거될 지역에 상기 감광막(6)을 현상(development)하여 감광막(6) 패턴을 형성하는 제 2 단계, 액상층착법에 의한 제 2 산화막(7)을 상기 감광막(6)이 현상되지 않고 제거된 지역에 증착하는 제 3단계, 상기 현상되어 있는 감광막(6)을 제거하고 이 감광막(6)의 제거로 인한여 노출되는 상기 제 1 산화막(5)과 상기 제 2 산화막(7)을 식각하는 제 4 단계, 제 2 산화막(7)을 마스크로 하여 상기 전도물질(4)를 식각함으로써 전도물질 패턴(4', 4)을 형성하는 제 5 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 집적회로의 패턴 형성 방법.
- 제1항에 있어서, 상기 제 2 단계의 현상되어지는 감광막(6)은 단차에 의한 경사지역에 위치하는 것을 특징으로 하는 반도체 집적회로의 패턴 형성 방법.
- 제1항에 있어서, 상기 제 1 산화막(5)과 제 2 산화막(7)은 100∼200Å, 150∼2500Å 두께로 증착되는 것을 특징으로 하는 반도체 집적회로의 패턴 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930007733A KR960007805B1 (ko) | 1993-05-06 | 1993-05-06 | 반도체 집적회로의 패턴 형성방법 |
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|---|---|---|---|
| KR1019930007733A KR960007805B1 (ko) | 1993-05-06 | 1993-05-06 | 반도체 집적회로의 패턴 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940027078A KR940027078A (ko) | 1994-12-10 |
| KR960007805B1 true KR960007805B1 (ko) | 1996-06-12 |
Family
ID=19354993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930007733A KR960007805B1 (ko) | 1993-05-06 | 1993-05-06 | 반도체 집적회로의 패턴 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960007805B1 (ko) |
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1993
- 1993-05-06 KR KR1019930007733A patent/KR960007805B1/ko not_active IP Right Cessation
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| KR940027078A (ko) | 1994-12-10 |
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