KR100340852B1 - 반도체소자의다층금속배선형성방법 - Google Patents

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Abstract

본 발명은 활성영역 또는 하부 배선층이 형성되어 있는 반도체 기판상의 절연막에 형성된 비아홀에 텅스텐을 매립하여 상부와 하부 금속 배선층을 전기적으로 연결하기 위한 팅스텐 플러그를 형성하는 것을 포함하는 금속 배선 형성방법을 개시한다. 개시된 방법은 비아홀의 형성 후, 비아홀의 측벽부 및 바닥부 가장자리 부분에 텅스텐의 증착을 위한 실리콘 시이드층을 형성시켜 주어, 이 시이드층으로부터 비아홀의 중심부를 향하여 증착이 진행하도록 텅스텐의 선택적인 증착을 실시함으로써, 비아홀에서 텅스텐의 완벽하고 정확한 증착을 가능하게 한다. 따라서, 텅스텐의 부정확한 증착으로 인한 단락의 발생 및 이에 따른 신뢰도의 저하가 초래되지 않는다.

Description

반도체 소자의 다층 금속 배선 형성방법
본 발명은 반도체 소자의 다층 금속 배선방법에 관한 것으로, 더욱 상세하게는 하부 배선층이 형성되어 있는 반도체 기판상의 절연막에 형성된 비아홀에 텅스텐을 매립하여 상부와 하부 금속 배선층을 전기적으로 연결하기 위한 금속 배선 형성방법에 관한 것이다.
일반적으로, 다층 금속 배선구조의 반도체 소자 제조시 상부와 하부의 금속 배선층을 전기적으로 서로 연결시키기 위해, 금속 배선상에 형성된 절연막을 선택적으로 식각하여 비아홀을 형성한 후 이를 텅스텐으로 매립하여 비아홀내에 텅스텐 플러그를 형성하게 된다.
이러한, 상부와 하부 배선층간을 전기적으로 연결시키는 텅스텐 플러그를 형성하기 위한 종래 방법이 제1도(가) 내지(다)에서 공정 순서적으로 도시되어 있다.
우선, 제 1 도(가)에서 도시된 바와 같이, 하부 배선층이 형성되어 있는 반도체 기판(1)상의 금속 배선(10)상에 절연막(11)을 형성하고 그 절연막(11)상에 감광막을 도포한 후 노광 및 현상하여 소정의 감광막 패턴(12)을 형성한다. 그 후, 시이드층(15)이 노출되도록 감광막 패턴(12)의 형태로 식각을 실시하고 감광막 패턴을 제거하여 제1도(나)에 도시된 바와 같이 비아홀(13)을 형성한다.
그런 다음, 제1도(다)에 도시된 바와 같이, 시이드층(15)를 시이드로 하여 비아홀내에 텅스텐을 증착하여 비아홀내에 텅스텐 플러그(14)를 형성함으로써 상부와 하부 금속 배선층을 전기적으로 연결시키는 공정을 완수하게 된다.
그러나, 상기의 종래방법은 절연막상에 감광막 패턴을 형성한 후 절연 막을 식각하여 비아홀을 형성하는 데 있어서 과도식각으로 인해 텅스텐의 증착을 위한 시이드층까지도 식각되는 경우가 빈번히 발생하여 차후의 텅스텐의 정화한 증착에어려움을 수반한다. 따라서, 종래의 방법은 부정확하게 증착된 텅스텐으로 인해 금속 배선에 단락이 발생할 수 있으므로 소자의 신뢰도를 저하시킨다는 문제점이 있었다.
따라서, 본 발명의 목적은 상기의 문제점을 해결하기 위한 것으로, 비아홀내에 텅스텐의 정확한 증착이 이루어지도록 함으로써 금속 배선에서 단락의 발생을 방지하여 소자의 신뢰도를 증가시킬 수 있는 다층 금속 배선 형성방법을 제공하는 데에 있다.
상기의 목적을 달성하기 위하여 본 발명은, 활성영역 또는 하부 배선 층이 형성되어 있는 반도체 기판상의 금속 배선상에 절연막을 형성하고, 상기 금속 배선 상부에 형성된 시이드층이 노출되도록 상기 절연막을 식각하여 비아홀을 형성한 후, 상기 비아홀에 텅스텐을 매립하여 텅스텐 플러그를 형성하는 것을 포함하는 반도체 소자의 다층 금속 배선 형성방법에 있어서,
(가) 활성영역 또는 하부 배선층이 형성되어 있는 반도체 기판상의 금속 배선상에 형성된 절연막상에 감광막 패턴을 형성하고, 이의 형태로 식각하여 비아홀을 형성하는 단계,
(나) 상기 비아홀의 바닥부, 측벽부 및 주변부 전면에 실리콘 막을 형성하는 단계;
(라) 상기 비아홀의 측벽부 및 바닥부 가장자리 부분에만 실리콘막이 남도록 상기 실리콘막을 선택적으로 식각하는 단계; 및
(마) 상기 비아흘의 측벽부 및 바닥부 가장자리 부분에 남아 있는 실리콘막을 시이드로 하여 비아홀의 측벽부 및 바닥부에 텅스텐을 선택적으로 증착하여 비아홀내에 텅스텐 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법을 제공한다.
상기의 본 발명에 따른 방법의 단계(나)에서, 실리콘막의 형성은 실리콘 타깃을 이용한 스퍼터링 증착 방식에 의하여 수행되는 것이 바람직하다.
그리고, 상기 단계(다)에서, 실리콘막의 식각은 스페이서 식각에 의해 수행되고, 단계(다) 이후에 비아홀의 측벽부 및 바닥부 가장자리 부분에 남아 있는 실리콘막은 비아홀의 바닥부 표면으로부터 60° 이상의 경사를 갖는 것이 바람직하다.
또한, 상기의 단계(라)에서, 팅스텐의 증착은 실리콘 환원 반응에 의해 수행되는 것이 바람직하다.
그리고 끝으로, 단계(마)에서의 텅스텐의 증착은 비아홀의 측벽부에 남아 있는 실리콘막의 시이드층으로부터 시작하여 비아홀의 가운데 방향으로 진행하도록 수평방향으로 진행되는 것이 바람직하다.
본 발명의 다층 금속 배선 형성방법에 의하면, 비아홀의 측벽부 및 바닥부 가장자리 부분에 형성된 실리콘층을 시이드로 하여 텡스텐의 증착을 진행하기 때문에, 비아홀에서 텡스텐의 완벽하고 정확한 매립을 달성할 수 있다. 따라서, 단락의 발생 및 이에 따른 소자의 신뢰도 감소문제가 해결된다.
이하 본 발명의 일실시예를 첨부도면을 참고하여 상세히 설명한다.
제 2 도(가) 내지 (마)는 본 발명의 일실시예에 따라 상부와 하부 금속 배선을 전기적으로 연결하기 위해 비아홀에 텅스텐 플러그를 형성하는 과정을 순서적으로 도시하는 반도체 소자의 요부 단면도이다.
우선, 제 2 도(가)에 도시된 바와 같이, 활성영역 또는 하부 배선층이 형성되어 있는 반도체 기판(1)상의 어느 한 층의 금속 배선(10)의 전면에 절연막(11)을 형성하고, 상기 절연막(11)에 감광막을 도포한 후 노광 및 현상하여 소정의 감광막 패턴(12)을 형성한다. 그 후, 감광막 패턴(12)의 형태로 선택적으로 식각하여 제2도(나)에 도시된 바와 같은 비아홀(13)을 형성한다.
그런 다음, 제2도(다)에 도시된 바와 같이, 비아홀(13)의 바닥부, 측벽부 및 주변부 전면에 실리콘을 바람직하게는 스퍼터링 방식에 의해 증착하여 차후의 텅스텐 증착을 위한 시이드층으로서 실리콘막(16)을 형성한다.
그 후, 실리콘막(16)을 스페이서 식각(spacer etch)하여, 제2도(라)에 도시된 바와 같이 비아홀의 측벽부 및 바닥부 가장자리 부분에만 실리콘막(16A)이 남도록 한다. 다음에, 실리콘막(16A)의 실리콘 환원 반응에 의거하여 실리콘막(16A)를 시이드로 하여 비아홀의 측벽부로부터 중심부로 텅스텐의 증착이 진행하도록, 상기 실리콘막(16A)에 WF6가스를 반응시키는 화학증착법으로 비아홀 내에 텅스텐을 증착하여 매립시킴으로써 상부와 하부 금속 배선층을 전기적으로 접속시키기 위한 비아홀에서 텅스텐 플러그(14)의 형성을 완료한다.
이와 같이 하여, 본 실시예에 의하면 비아홀의 측벽부 및 바닥부 가장자리 부분에 형성된 실리콘층을 시이드로 하여 텅스텐의 증착을 진행함으로써 비아홀에서 텅스텐의 완벽하고 정확한 매립을 달성할 수 있다. 따라서, 비아홀에서 텅스텐의 선택적인 증착시 텅스텐의 부정확한 증착으로 인한 금속 배선에서의 단락의 발생을 방지할 수 있으므로 소자의 신뢰도를 한층 더 높일 수 있다.
또한, 본 발명은 상기 실시예에 한정되는 것은 아니다. 예를 들면, 상기 실시예에서는 비아홀의 측벽부에 실리콘 시이드층을 형성하여 이것을 시이드로 하여 실리콘 환원 반응에 의해 텅스텐을 증착하여 비아홀 내에서 텅스텐 플러그를 형성하는 경우를 설명하였지만, 이러한, 시이드층으로부터의 텅스텐 증착 개념 및 이론은 콘택홀에서의 텅스텐 플러그 형성시에도 동일하게 적용할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
제1도(가) 내지 (다)는 다층배선 구조의 반도체 소자에서 상부와 하부배선층 간을 전기적으로 연결시키기 위해 비아홀에서 텅스텐 플러그를 형성하기 위한 종래 방법을 나타내는 단면도
제2도(가) 내지 (마)는 본 발명의 일실시예에 따라 상부와 하부 금속배선을 전기적으로 연결하기 위해 비아홀에 텅스텐 플러스를 형성하는 과정을 순서적으로 도시하는 반도체 소자의 요부 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
1. 반도체기판 10. 금속 배선
11. 절연막 12. 감광막 패턴
13. 비아홀 14. 텅스텐 플러그
15. 텅스텐 증착을 위한 시이드
16,16A. 실리콘막

Claims (6)

  1. 활성영역 또는 하부 배선층이 형성되어 있는 반도체 기판상의 금속 배선상에 절연막을 형성하고, 상기 금속 배선 상부에 형성된 시이드층(seed layer)이 노출되도록 상기 절연막을 식각하여 비아홀을 형성한 후, 상기 비아홀에 텅스텐을 매립하여 텅스텐 플러그를 형성하는 것을 포함하는 반도체 소자의 다층 금속 배선 형성방법에 있어서,
    (가) 활성영역 또는 하부 배선층이 형성되어 있는 반도체 기판상의 금속 배선상에 형성된 절연막상에 감광막 패턴을 형성하고, 이의 형태로 식각하여 비아홀을 형성하는 단계;
    (나) 상기 비아홀의 바닥부, 측벽부 및 주변부 전면에 실리콘막을 형성하는 단계,
    (다) 상기 비아홀의 측벽부 및 바닥부 가장자리 부분에만 실리콘막이 남도록 상기 실리콘막을 선택적으로 식각하는 단계; 및
    (라) 상기 비아홀의 측벽부에 남아 있는 실리콘 막을 시이드로 하여 비아홀 측벽부 및 바닥부에 텅스텐을 선택적으로 증착하여 비아홀내에 텅스텐 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
  2. 제1항에 있어서, 단계(나)에서 실리콘막의 형성이 실리콘 타깃을 이용한 스퍼터링 증착 방식에 의하여 수행되는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
  3. 제1항에 있어서, 단계(다)에서 실리콘막의 식각이 스페이서 식각(spacer etch)에 의해 수행되는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
  4. 제1항에 있어서, 단계(다) 이후에 비아홀의 측벽부 및 바닥부 가장자리에 남아있는 실리콘막이 비아홀의 바닥부로부터 60° 이상의 경사를 갖는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
  5. 제1항에 있어서, 단계(라)에서의 텅스텐의 증착이 실리콘 환원반응에 수행되는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
  6. 제1항 또는 제5항에 있어서, 텅스텐의 증착이 비아홀의 측벽부에 남아 있는 실리콘막의 시이드층으로부터 시작하여 비아홀의 가운데 방향으로 진행하도록 수평방향으로 진행되는 것을 특징으로 하는 반도체 소자의 다층 금속 배선 형성방법.
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