WO2013125014A1 - 半導体装置の製造方法 - Google Patents

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heat treatment
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semiconductor device
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中澤　治雄
荻野　正明
秀直 栗林
寺西　秀明
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富士電機株式会社
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    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device.
  • Reverse blocking IGBT (RB-IGBT: Reverse Blocking Insulated Gate Bipolar Transistor) needs to ensure reverse blocking capability comparable to forward blocking capability in order to guarantee withstand voltage even when reverse voltage is applied. is there.
  • the reverse blocking IGBT includes a diffusion layer (hereinafter referred to as a separation layer) that penetrates the semiconductor chip in a direction perpendicular to the main surface and separates the side surface of the semiconductor chip from the drift layer. Thus, a pn junction is formed. This pn junction maintains the reverse breakdown voltage of the reverse blocking semiconductor device.
  • a method for manufacturing (manufacturing) such a reverse blocking IGBT will be described (hereinafter referred to as a first manufacturing method).
  • 8 to 12 are cross-sectional views showing a conventional reverse blocking IGBT during manufacturing.
  • a method for forming a separation layer by diffusing a dopant from an impurity source (liquid diffusion source) coated on a semiconductor wafer (coating diffusion method) will be described.
  • an oxide film 2 having a thickness of, for example, about 2.5 ⁇ m is formed as a dopant mask on the front surface of the n-type semiconductor wafer 1 by thermal oxidation.
  • the oxide film 2 is selectively removed by photolithography to form an opening 3 for forming a separation layer.
  • a boron (B) source 4 is applied on the oxide film 2, and the boron source 4 is embedded inside the opening 3.
  • the semiconductor wafer 1 is inserted into the diffusion furnace, and thermal diffusion treatment is performed at a high temperature (for example, 1300 ° C.) for a long time (for example, 100 hours).
  • thermal diffusion treatment boron in the boron source 4 is diffused into the semiconductor wafer 1 from the opening 3 of the oxide film 2, and becomes a separation layer 5 on the front surface layer of the semiconductor wafer 1, for example, about several hundred ⁇ m.
  • a p-type diffusion layer having a thickness of 1 mm is formed.
  • the semiconductor wafer 1 is thinned by grinding the back surface of the semiconductor wafer 1 until the separation layer 5 is exposed.
  • a back surface element structure composed of a p + collector region 6 and a collector electrode is formed on the ground back surface of the semiconductor wafer 1, and then formed in the central portion of the separation layer 5.
  • the semiconductor wafer 1 is diced along a dicing line (not shown) and separated into chips. As a result, the reverse blocking IGBT having the separation layer 5 on the side surface of the chip is completed.
  • 13 to 16 are cross-sectional views showing another example of the conventional reverse blocking IGBT in the middle of manufacture.
  • a method for forming a separation layer by ion-implanting and diffusing impurities in a semiconductor wafer will be described.
  • an oxide film 12 having a thickness of, for example, about 1 ⁇ m is formed as a dopant mask on the front surface of the n-type semiconductor wafer 11 by thermal oxidation.
  • the oxide film 12 is selectively removed by photolithography to form an opening 13 for forming a separation layer.
  • boron ion implantation 14 is performed on the semiconductor wafer 11 using the oxide film 12 as a mask.
  • the dose amount of the ion implantation 14 may be, for example, about 1 ⁇ 10 5 cm ⁇ 2 .
  • the semiconductor wafer 11 is inserted into a diffusion furnace, and a thermal diffusion process is performed at a high temperature (eg, 1300 ° C.) for a long time (eg, 100 hours).
  • a p-type having a thickness of, for example, about several hundred ⁇ m which becomes the separation layer 15 on the front surface layer of the semiconductor wafer 11.
  • the diffusion layer is formed.
  • the oxide film 12 used for the ion implantation is removed, and the front surface element structure (not shown) of the reverse blocking IGBT is formed on the front surface side of the semiconductor wafer 11. Similar to the manufacturing method, the back surface of the semiconductor wafer 11 is ground until the separation layer 15 is exposed (see FIG. 11).
  • the p + collector region 6 and the collector electrode are formed on the ground back surface of the semiconductor wafer 11 (indicated by reference numeral 1 in FIG. 12), as in the first manufacturing method.
  • the semiconductor wafer 11 is diced along a dicing line (not shown). As a result, a reverse blocking IGBT having a separation layer 15 (indicated by reference numeral 5 in FIG. 12) on the side surface of the chip is completed.
  • a method of manufacturing a reverse blocking IGBT by forming a groove in a semiconductor wafer by etching and forming a separation layer on the side wall of the groove is known, and the following method has been proposed.
  • a thin semiconductor wafer having a front surface structure and a back surface structure constituting a semiconductor chip is attached to a support substrate with a double-sided adhesive tape, and a trench serving as a scribe line is formed on the thin semiconductor wafer by exposing the crystal surface by wet anisotropic etching.
  • the isolation layer that maintains the reverse breakdown voltage is formed on the side surface of the trench where the crystal surface is exposed by ion implantation and low-temperature annealing or laser annealing so as to extend to the surface side in contact with the p collector region that is the back diffusion layer.
  • Laser dicing is performed to cleanly cut the collector electrode under the separation layer without excess or deficiency, and then the double-sided adhesive tape is peeled from the collector electrode to form a semiconductor chip to form a reverse blocking semiconductor device (for example, the following) (See Patent Document 1).
  • the following method has been proposed as another method for fabricating a reverse blocking IGBT.
  • the surface of a thin semiconductor wafer with a surface structure that constitutes a semiconductor chip is attached to a support substrate with a double-sided adhesive tape, and a trench that becomes a scribe line is formed from the back surface of the thin semiconductor wafer by exposing the crystal plane by wet anisotropic etching.
  • a separation layer for maintaining a reverse breakdown voltage is formed on the side surface of the trench where the crystal surface is exposed by ion implantation and low temperature annealing or laser annealing simultaneously with the p collector region which is the back diffusion layer.
  • a reverse-blocking semiconductor device is formed by peeling the double-sided adhesive tape from the collector electrode to form a semiconductor chip (for example, see Patent Document 2 below).
  • a first semiconductor region forming step of forming a second conductive type first semiconductor region on the first main surface of the first conductive type wafer A front surface element structure forming step for forming a front surface element structure on the first main surface; and a concave portion forming step for forming a concave portion reaching the first semiconductor region from the second main surface of the wafer;
  • the cut surface of the first semiconductor region is inclined with respect to the first main surface of the wafer.
  • FIG. 17 is a cross-sectional view showing a configuration of a conventional reverse blocking IGBT.
  • the side surface 22 of the semiconductor chip 21 constituting the reverse blocking IGBT is formed by removing a region including a dicing line of the semiconductor wafer into a groove shape by etching.
  • a p + -type region 23 constituting a pressure-resistant structure portion is provided.
  • a p + collector region 24 is provided on the back surface of the semiconductor chip 21.
  • the p + isolation layer 25 is provided on the side surface 22 of the semiconductor chip 21 and connects the p + type region 23 on the front surface side of the semiconductor chip 21 and the p + collector region 24 on the back surface side of the semiconductor chip 21. Even when such a p + separation layer 25 is formed using the techniques shown in the following Patent Documents 1 to 3, as with the case where the separation layer is formed by the first and second manufacturing methods described above, the p + separation layer 25 is long at a high temperature. Often formed by thermal diffusion treatment over time.
  • a silicon single crystal ingot having a crystal axis of ⁇ 111> or ⁇ 100> was sliced to a predetermined thickness, and the resulting wafer was lapped on both sides simultaneously using an abrasive.
  • a method of performing a second diffusion step of obtaining a wafer having impurity diffusion layers formed on both sides has been proposed (see, for example, Patent Document 4 below).
  • a first diffusion step of depositing shallow N-type impurities on both sides of the lapped silicon semiconductor wafer, and a heat treatment for a long time at a high temperature for a desired diffusion depth are performed on the wafer.
  • a semiconductor silicon wafer manufacturing method comprising a second diffusion step for obtaining a concentration on the wafer surface, wherein the N-type impurity diffusion source of the wafer in the first diffusion step is phosphorus oxychloride, and the phosphorus oxychloride Is continuously supplied together with Ar gas containing 0.5% or more of O 2 gas, the temperature is maintained between 1100 ° C.
  • a diffusion layer that becomes a separation layer on the bottom and side walls of the trench In which the diffusion layer on the side wall of the trench is left as a separation layer (hereinafter referred to as a third manufacturing method).
  • the time required to form the trench for forming the separation layer is increased instead of performing the thermal diffusion treatment at a high temperature for a long time in order to form the separation layer.
  • the time required for forming the trench is about 100 minutes per semiconductor wafer. This causes problems such as an increase in lead time and an increase in the number of maintenance of the etching apparatus.
  • An object of the present invention is to provide a method for manufacturing a semiconductor device having a high yield in order to solve the problems caused by the above-described conventional technology.
  • a method for manufacturing a semiconductor device includes a heat treatment in an inert gas atmosphere at a temperature of 1290 ° C. or higher and lower than the melting point of silicon. It is characterized in that it is performed on a silicon wafer produced by a floating method using a single crystal silicon ingot produced by a ski method as a raw material or a silicon wafer produced by a floating method using a polycrystalline silicon ingot as a raw material.
  • the inert gas atmosphere is a gas atmosphere containing argon as a main component.
  • the semiconductor device manufacturing method according to the present invention is characterized in that, in the above-described invention, the heat treatment is performed at 1300 ° C. or higher and 1350 ° C. or lower.
  • the semiconductor device manufacturing method according to the present invention is the above-described invention, wherein a silicon wafer manufactured by a floating method using the polycrystalline silicon ingot as a raw material is used, the inert gas atmosphere is a nitrogen atmosphere, and 1290 ° C. As described above, the heat treatment is performed at a temperature lower than the melting point of silicon. The heat treatment may be 1290 ° C. or higher and 1350 ° C. or lower.
  • a semiconductor device can be manufactured by high-temperature and long-time heat treatment without causing crystal defects in the silicon wafer. Thereby, it is possible to prevent a reverse breakdown voltage failure or a forward failure from occurring in the reverse blocking IGBT.
  • a method for manufacturing a semiconductor device includes a heat treatment in a nitrogen atmosphere at a temperature of 1290 ° C. or higher and lower than the melting point of silicon.
  • a heat treatment step performed on a silicon wafer produced by a floating method using a single crystal silicon ingot produced by a ski method as a raw material, and until there is no region including crystal defects generated in the silicon wafer by the heat treatment step.
  • the semiconductor does not include crystal defects generated in the silicon wafer.
  • a device can be made. Thereby, it is possible to prevent a reverse breakdown voltage failure or a forward failure from occurring in the reverse blocking IGBT.
  • a method of manufacturing a semiconductor device comprising: a second conductive type diffusion layer that forms a pn junction with the silicon wafer serving as a first conductive type drift layer of a reverse blocking insulated gate bipolar transistor; A diffusion step of diffusing from one main surface side of the silicon wafer to the other main surface side by the heat treatment, wherein the diffusion step is formed on the other main surface of the silicon wafer before or after the diffusion step.
  • the second conductivity type diffusion layer is diffused so as to reach a depth reaching the second conductivity type collector region.
  • the silicon wafer produced by the floating method using the polycrystalline silicon ingot as a raw material, or the silicon wafer produced by the floating method using the polycrystalline silicon ingot as a raw material had the same quality characteristics.
  • a semiconductor device can be manufactured using a silicon wafer manufactured by a floating method using a single crystal silicon ingot manufactured by the Czochralski method as a raw material.
  • the single crystal silicon ingot produced by the Czochralski method is easy to increase in diameter, which is a feature of the single crystal silicon ingot produced by the Czochralski method.
  • a semiconductor device can be manufactured using the manufactured silicon wafer.
  • the yield can be improved.
  • FIG. 1 is a plan view showing an X-ray topographic imaging position of a semiconductor wafer.
  • FIG. 2 is a plan view schematically showing an X-ray topograph of a semiconductor wafer heat-treated in a nitrogen atmosphere.
  • FIG. 3 is a characteristic diagram showing a reverse breakdown voltage characteristic of the semiconductor device according to the first embodiment.
  • FIG. 4 is a cross-sectional view showing a situation where crystal defects occur in a semiconductor wafer.
  • FIG. 5 is a cross-sectional view illustrating the semiconductor device according to the fourth embodiment which is being manufactured.
  • FIG. 6 is a cross-sectional view illustrating the semiconductor device according to the fourth embodiment which is being manufactured.
  • FIG. 7 is a cross-sectional view illustrating the semiconductor device according to the fourth embodiment which is being manufactured.
  • FIG. 1 is a plan view showing an X-ray topographic imaging position of a semiconductor wafer.
  • FIG. 2 is a plan view schematically showing an X-ray topograph of a semiconductor wafer heat-
  • FIG. 8 is a cross-sectional view showing a conventional reverse blocking IGBT during manufacturing.
  • FIG. 9 is a cross-sectional view showing a conventional reverse blocking IGBT during manufacturing.
  • FIG. 10 is a cross-sectional view showing a conventional reverse blocking IGBT during manufacturing.
  • FIG. 11 is a cross-sectional view showing a conventional reverse blocking IGBT during manufacturing.
  • FIG. 12 is a cross-sectional view showing a conventional reverse blocking IGBT during manufacturing.
  • FIG. 13 is a cross-sectional view showing another example of a conventional reverse blocking IGBT during manufacturing.
  • FIG. 14 is a cross-sectional view showing another example of a conventional reverse blocking IGBT during manufacturing.
  • FIG. 15 is a cross-sectional view showing another example of a conventional reverse blocking IGBT during manufacturing.
  • FIG. 16 is a cross-sectional view showing another example of a conventional reverse blocking IGBT during manufacturing.
  • FIG. 17 is a cross-sectional view showing a configuration of
  • the semiconductor device according to the first embodiment is manufactured by a floating (FZ) method using a single crystal silicon ingot (hereinafter referred to as a CZ ingot) manufactured by a Czochralski (CZ) method as a raw material. It is manufactured using a semiconductor wafer (hereinafter referred to as an FZ wafer generated from a crystal rod by the CZ method) cut (sliced) from a single crystal silicon ingot (hereinafter referred to as an FZ ingot).
  • a floating (FZ) method using a single crystal silicon ingot hereinafter referred to as a CZ ingot
  • CZ Czochralski
  • the FZ wafer generated from the crystal rod by the CZ method is manufactured as follows, for example. First, one end of a CZ ingot produced using coarsely crushed polycrystalline silicon as a raw material is brought into contact with a seed crystal. Then, the CZ ingot is heated and melted in a strip shape with a coil to which a high-frequency voltage is applied, and the melted strip portion is moved to the seed crystal side to produce an FZ ingot. Thereafter, by cutting this FZ ingot, an FZ wafer generated from a crystal rod by the CZ method is completed.
  • heat treatment is performed at a high temperature for a long time in an inert gas atmosphere.
  • the heat treatment in each step of manufacturing the semiconductor device according to the first embodiment is, for example, a thermal diffusion process when forming the separation layer 5 that maintains the reverse breakdown voltage when the reverse blocking IGBT shown in FIG. 12 is taken as an example.
  • thermal annealing treatment during electrode formation is, for example, a time required for forming the separation layer 5 at a desired depth.
  • heat treatment conditions for example, in an inert gas atmosphere containing argon (Ar), helium (He), or the like as a main component, at a temperature of 1290 ° C. or higher and lower than the melting point of silicon (1410 ° C.), for example, 100 It is preferable to perform the heat treatment for less than the time (hereinafter referred to as heat treatment conditions according to Embodiment 1). The reason will be described later.
  • heat treatment conditions for example, by performing a thermal diffusion process for forming the separation layer 5 under the heat treatment conditions according to the first embodiment, the crystal of the reverse-blocking IGBT after completion by the CZ method without reducing the yield rate of the semiconductor element
  • the separation layer 5 can be formed at a depth similar to the thickness of the FZ wafer 1 generated from the rod.
  • an FZ wafer generated from a crystal rod by the CZ method is prepared (hereinafter referred to as an FZ wafer 1 generated from a crystal rod by the CZ method).
  • steps are performed until the boron source 4 is applied using the oxide film 2 as a dopant mask on the FZ wafer 1 generated from the crystal rod by the CZ method.
  • the FZ wafer 1 generated from the crystal rod by the CZ method is inserted into the diffusion furnace, and the thermal diffusion treatment is performed under the heat treatment conditions according to the first embodiment described above.
  • the thermal diffusion treatment the boron of the boron source 4 is diffused from the opening 3 of the oxide film 2 into the FZ wafer 1 generated from the crystal rod by the CZ method, and the front of the FZ wafer 1 generated from the crystal rod by the CZ method.
  • a p-type diffusion layer to be the separation layer 5 is formed on the surface layer of the surface.
  • the depth of the separation layer 5 is 100 ⁇ m to 150 ⁇ m in the 600 V system, and in this case, 120 ⁇ m.
  • the boron source 4 and the oxide film 2 are removed, and the front surface element structure of the reverse blocking IGBT is formed on the front surface side of the FZ wafer 1 formed from the crystal rod by the CZ method. (Not shown) is formed.
  • the FZ wafer 1 generated from the crystal rod by the CZ method is thinned by grinding the back surface of the FZ wafer 1 generated from the crystal rod by the CZ method until the separation layer 5 is exposed.
  • a back element structure composed of the p + collector region 6 and the collector electrode is formed on the ground back surface of the FZ wafer 1 produced from the crystal rod by the CZ method.
  • the FZ wafer 1 generated from the crystal rod by the CZ method is diced along a dicing line (not shown) formed at the center of the separation layer 5 and separated into chips. As a result, the reverse blocking IGBT having the separation layer 5 on the side surface of the chip is completed.
  • the semiconductor device manufacturing method according to the first embodiment has been described using the first manufacturing method, the present invention is not limited to this, and various modifications can be made. For example, it is only necessary to perform the heat treatment in each step of manufacturing the semiconductor device according to the first embodiment under the above-described heat treatment conditions according to the first embodiment, and other processes such as the second manufacturing method (see FIGS. 12 to 17). A manufacturing method may be selected.
  • a first example the state inside the crystal of an FZ wafer (hereinafter, referred to as a first example) generated from a crystal rod by the CZ method that has been heat-treated under the heat treatment conditions according to the first embodiment
  • heat treatment was performed on the FZ wafer generated from the crystal rod by the CZ method under the heat treatment conditions according to the first embodiment, and the FZ wafer generated from the crystal rod by the CZ method according to the first example was manufactured.
  • the FZ wafer produced from the crystal rod by the CZ method according to the first example is subjected to a heat treatment at 1300 ° C. for 100 hours in an argon atmosphere containing 30% oxygen (O 2 ) and 70% argon.
  • O 2 oxygen
  • Furnace temperature (temperature at which a semiconductor wafer was inserted into a heating furnace) and furnace discharge temperature (temperature at which a semiconductor wafer was taken out from the heating furnace) were set to 700 ° C.
  • the temperature raising / lowering speed of the semiconductor wafer surface was set to 1 ° C./min.
  • heat treatment at 1300 ° C. is performed for 100 hours in an argon atmosphere containing 20% oxygen (O 2 ) and 80% argon, and in an argon atmosphere containing 15% oxygen (O 2 ) and 85% argon. Even when the heat treatment at 1300 ° C. was performed for 100 hours, the results were the same as when the heat treatment at 1300 ° C. was performed for 100 hours in an argon atmosphere containing 30% oxygen (O 2 ) and 70% argon.
  • an FZ wafer (hereinafter, referred to as a first comparative example) formed from a crystal rod by the CZ method that was subjected to heat treatment for a long time at a high temperature in a nitrogen atmosphere and a heat treatment for a long time at a high temperature in a nitrogen atmosphere.
  • a conventional FZ wafer (hereinafter referred to as a second comparative example) was produced.
  • a conventional FZ wafer is a semiconductor wafer cut from an FZ ingot produced using a polycrystalline silicon (poly-Si) ingot as a raw material (hereinafter referred to as an FZ wafer produced using polycrystalline silicon as a raw material).
  • both the FZ wafer produced from the crystal rod according to the CZ method of the first comparative example and the FZ wafer produced from the polycrystalline silicon of the second comparative example as raw materials are both supplied with oxygen (O 2 ) of 30.
  • the furnace temperature, the furnace temperature, and the temperature raising / lowering speed of the semiconductor wafer surface are the same as those in the heat treatment of the FZ wafer produced from the crystal rod by the CZ method according to the first embodiment.
  • FIG. 1 is a plan view showing an X-ray topographic imaging position of a semiconductor wafer. As shown in FIG. 1, X-ray topographs of the three samples were photographed in the vicinity 31 of the outer periphery of the semiconductor wafer 30.
  • FIG. 2 is a plan view schematically showing an X-ray topograph of a semiconductor wafer heat-treated in a nitrogen atmosphere.
  • FIGS. 2 (a) and 2 (b) show X-ray topographs of the FZ wafer produced from the crystal rod of the first comparative example by the CZ method and the FZ wafer produced from the polycrystalline silicon of the second comparative example, respectively. A photography result is shown typically.
  • FIG. 2A precipitates are deposited on the FZ wafer 31-1 formed from the crystal rod of the first comparative example by the CZ method, and crystal defects 32 are generated in a ring shape. Was confirmed.
  • precipitates precipitated on the FZ wafer formed from the crystal rod by the CZ method of the first comparative example are mainly ⁇ -Si 3
  • the inventors have confirmed that the nitride has an N 4 crystal structure.
  • an FZ ingot produced using a CZ ingot as a raw material has the same quality characteristics as an FZ ingot produced using a poly-Si ingot as a raw material.
  • the CZ ingot contains relatively more impurities such as oxygen, boron (B), and phosphorus (P) than the poly-Si ingot. For this reason, an FZ ingot produced using a CZ ingot as a raw material tends to cause point defects due to vacancies and interstitial atoms.
  • the solid solution limit (4 ⁇ 10 15 atoms / cm 3 ) is obtained by performing heat treatment for a long time at a high temperature in a nitrogen atmosphere on an FZ wafer formed from a CZ crystal rod cut from an FZ ingot in which a point defect has occurred. Excess nitrogen is taken from the point defect in the FZ wafer generated from the crystal rod by the CZ method as a base point, and is combined with silicon to form a nitride precipitate. Then, it is presumed that crystal defects occur in the FZ wafer generated from the crystal rod by the CZ method due to this nitride precipitate.
  • the crystal defect is similar to the FZ wafer generated using the polycrystalline silicon of the second comparative example shown in FIG. Was not confirmed. Therefore, it was confirmed that the FZ wafer produced from the crystal rod according to the CZ method according to the first example has the same quality characteristics as the FZ wafer produced from polycrystalline silicon as a raw material. As a result, the FZ wafer produced from the crystal rod by the CZ method has the same quality characteristics as the FZ wafer produced using polycrystalline silicon as a raw material, and it is easy to increase the diameter, which is a feature of the CZ ingot. .
  • the reason why no crystal defects are confirmed in the FZ wafer generated from the crystal rod by the CZ method according to the first embodiment is that heat treatment is performed using an inert gas such as an argon atmosphere, and therefore no nitrogen exists in the atmosphere. Even if heat treatment is performed at a high temperature for a long time, it is presumed that nitrogen is not taken into the FZ wafer produced from the crystal rod by the CZ method. For this reason, it is possible to perform the heat treatment at a high temperature for a long time, and to form, for example, the reverse blocking IGBT separation layer 5 shown in FIG.
  • FIG. 3 is a characteristic diagram showing a reverse breakdown voltage characteristic of the semiconductor device according to the first embodiment.
  • a reverse blocking IGBT was manufactured by the first manufacturing method (FIGS. 8 to 12) (hereinafter referred to as the reverse blocking IGBT according to the first example). ). That is, the thermal diffusion treatment for forming the reverse blocking IGBT separation layer 5 according to the first embodiment is performed under the same heat treatment conditions as those for the FZ wafer generated from the crystal rod according to the CZ method according to the first embodiment. Is going.
  • the dopant for forming the separation layer 5 was boron.
  • a reverse blocking IGBT (hereinafter referred to as a first comparative example) that has been subjected to a thermal diffusion treatment for forming a separation layer under the same heat treatment conditions as those for a FZ wafer produced from a crystal rod by the CZ method of the first comparative example.
  • the reverse blocking IGBT was prepared. Except for the heat treatment conditions of the manufacturing method of the reverse blocking IGBT of the first comparative example, the manufacturing method of the reverse blocking IGBT according to the first example is the same.
  • the reverse direction applied voltage V is a voltage applied to the emitter with reference to the collector potential.
  • a ring-shaped FZ wafer formed from a crystal rod by the CZ method for example, as shown in FIG. Since the crystal defect 32 is generated, the reverse blocking IGBT having many crystal defects and the reverse blocking IGBT having almost no crystal defects are manufactured in the surface of the FZ wafer generated from a single crystal rod by the CZ method. Therefore, reverse breakdown voltage characteristics were measured for each of the reverse blocking IGBT having many crystal defects and the reverse blocking IGBT having almost no crystal defects.
  • Reverse-blocking IGBT with many crystal defects means that a crystal defect 32 is generated by heat treatment or thermal diffusion treatment for producing the reverse-blocking IGBT of the first comparative example of an FZ wafer generated from a crystal rod by the CZ method. It is a reverse blocking IGBT of the 1st comparative example containing a field.
  • the reverse-blocking IGBT having almost no crystal defects means that the crystal defects 32 are generated by heat treatment or thermal diffusion processing for producing the reverse-blocking IGBT of the first comparative example of the FZ wafer generated from the crystal rod by the CZ method.
  • the reverse blocking IGBT of the first comparative example does not include the generated region.
  • FIG. 3 shows a breakdown voltage characteristic 41 of the reverse blocking IGBT with many crystal defects of the first comparative example and a breakdown voltage characteristic 42 of the reverse blocking IGBT with almost no crystal defects of the first comparative example.
  • the withstand voltage characteristic 41 in FIG. 3 in the reverse blocking IGBT having a large number of crystal defects in the first comparative example, the value of the reverse current I increases before the reverse applied voltage V reaches the standard withstand voltage V 0. It was confirmed that a large amount of reverse leakage current flows. Therefore, it was confirmed that the reverse breakdown voltage characteristics deteriorate as the crystal defects increase in the semiconductor chip. Although not shown in the figure, it was confirmed that in the reverse blocking IGBT having a large number of crystal defects in the first comparative example, the forward breakdown voltage characteristics deteriorate as the crystal defects increase in the semiconductor chip.
  • the yield rate of the reverse blocking IGBT depends on the range of the region where the crystal defect 32 occurs. For example, it was confirmed that the yield rate of the reverse blocking IGBT of the first comparative example manufactured from the FZ wafer produced from one crystal rod by the CZ method is about 40% to 50%.
  • the reverse current I is within a range where the reverse applied voltage V is lower than the standard withstand voltage V 0. It was confirmed that almost no reverse leakage current occurred.
  • the reverse blocking IGBT according to the first example also had good breakdown voltage characteristics similar to the breakdown voltage 42 of the reverse blocking IGBT with almost no crystal defects of the first comparative example.
  • the reason why no crystal defect occurs in the reverse blocking IGBT according to the first embodiment is that a high-temperature long-time thermal diffusion treatment is performed in an argon atmosphere, so that the FZ produced from the crystal rod by the CZ method according to the first embodiment. This is because crystal defects do not occur as in the wafer.
  • the yield rate of the blocking IGBT is almost 100%.
  • CZ It is possible to prevent a reverse breakdown voltage failure or a forward failure from occurring in a semiconductor element manufactured using an FZ wafer generated from a crystal rod by the method, and to improve the yield rate of semiconductor elements.
  • the reason why the heat treatment temperature is set to 1290 ° C. or higher in the heat treatment conditions according to the first embodiment is that the diffusion time when forming the reverse blocking IGBT separation layer 5 is lower than the case where the heat treatment temperature is lower than 1290 ° C. This is because it can be shortened.
  • the diffusion depth d of the diffusion layer is expressed by the following equation (1), where the diffusion coefficient D is the diffusion time t.
  • the diffusion coefficient D is proportional to the heat treatment temperature at the time of diffusing impurities, when the diffusion depth d is formed deeply, it is necessary to increase the heat treatment temperature or to increase the diffusion time t. Therefore, if the heat treatment temperature is lowered when the divided layer 5 is formed with the predetermined diffusion depth d, the diffusion time t becomes longer by the amount that the heat treatment temperature is lowered. For example, when forming the separation layer 5 at a depth of 100 ⁇ m, if the heat treatment temperature is 1280 ° C., a diffusion time of 150 hours is required, but by setting the heat treatment temperature to 1300 ° C., the diffusion time is 100 hours. And can be shortened.
  • the heat treatment temperature is lower than the melting point of silicon in the heat treatment conditions according to the first embodiment is that the FZ wafer generated from the crystal rod by the CZ method melts when the heat treatment temperature is higher than the melting point of silicon. It is. Therefore, the heat treatment temperature is preferably 1300 ° C. to 1350 ° C.
  • the semiconductor device is generated from the crystal rod by the CZ method regardless of the presence or absence of point defects in the FZ wafer generated from the crystal rod by the CZ method.
  • Heat treatment can be performed for a long time at a high temperature so as not to cause crystal defects in the FZ wafer.
  • a reverse blocking IGBT can be manufactured by high-temperature and long-time heat treatment without causing crystal defects in an FZ wafer generated from a crystal rod by the CZ method. Thereby, it is possible to prevent a reverse breakdown voltage failure or a forward failure from occurring in the reverse blocking IGBT. Therefore, the yield can be improved.
  • the separation layer of the reverse-blocking type IGBT can be performed by a heat diffusion process shorter than before. Can be formed.
  • the semiconductor device is produced from a crystal rod by the CZ method having quality characteristics comparable to those of an FZ wafer produced using polycrystalline silicon as a raw material and easy to increase the diameter.
  • a reverse blocking IGBT can be manufactured using the FZ wafer. For this reason, cost can be reduced and yield can be improved.
  • the semiconductor device manufacturing method according to the second embodiment is a modification of the semiconductor device manufacturing method according to the first embodiment.
  • the manufacturing method of the semiconductor device according to the second embodiment is different from the manufacturing method of the semiconductor device according to the first embodiment by using an FZ wafer in which the semiconductor device according to the second embodiment is generated using polycrystalline silicon as a raw material. It is a point to produce. That is, in the method of manufacturing a semiconductor device according to the second embodiment, the FZ wafer produced using polycrystalline silicon as a raw material is subjected to a high-temperature and long-time heat treatment in an inert gas atmosphere under the heat treatment conditions according to the first embodiment. .
  • the internal state of the crystal of an FZ wafer (hereinafter referred to as a second example) produced using polycrystalline silicon that has been heat-treated under the heat treatment conditions according to the first embodiment will be described.
  • the FZ wafer produced using polycrystalline silicon as a raw material under the heat treatment conditions according to the first embodiment was heat-treated to produce an FZ wafer produced using polycrystalline silicon according to the second example.
  • the same heat treatment as that for the FZ wafer produced from the crystal rod according to the CZ method according to the first embodiment was performed on the FZ wafer produced using the polycrystalline silicon according to the second embodiment as a raw material. .
  • a reverse blocking IGBT was fabricated according to the method for manufacturing a semiconductor device according to the second embodiment (hereinafter referred to as a reverse blocking IGBT according to the second example). That is, the thermal diffusion treatment for forming the reverse blocking IGBT separation layer 5 according to the second embodiment is performed under the same heat treatment conditions as those for the FZ wafer produced using polycrystalline silicon as a raw material according to the second embodiment. Is going. Except for the heat treatment conditions of the manufacturing method of the reverse blocking IGBT according to the second embodiment, it is the same as the manufacturing method of the reverse blocking IGBT according to the first embodiment.
  • the reverse withstand voltage characteristics of the reverse blocking IGBT according to the second example were measured. As a result, it was confirmed that the same breakdown voltage characteristics as those of the reverse blocking IGBT according to the first example were obtained. The reason is the same as that of the reverse blocking IGBT according to the first embodiment. From these results, it was confirmed that by performing the heat treatment under the heat treatment conditions according to the first embodiment, crystal defects do not occur regardless of the raw material for manufacturing the semiconductor wafer. Therefore, by performing the heat treatment under the heat treatment conditions according to the first embodiment, it is possible to prevent a reverse breakdown voltage failure or a forward failure from occurring in the semiconductor element, and to improve the yield rate of the semiconductor element.
  • the semiconductor device manufacturing method according to the third embodiment is different from the semiconductor device manufacturing method according to the second embodiment in that high-temperature and long-time heat treatment is performed in a nitrogen atmosphere on an FZ wafer generated using polycrystalline silicon as a raw material. (Hereinafter, referred to as heat treatment conditions according to the third embodiment).
  • the configuration other than the components included in the atmosphere of the heat treatment conditions according to the third embodiment is the same as the heat treatment conditions according to the first embodiment.
  • the state inside the crystal of an FZ wafer (hereinafter referred to as a third example) produced using polycrystalline silicon that has been heat-treated under the heat treatment conditions according to the third embodiment as a raw material will be described.
  • a third example The state inside the crystal of an FZ wafer (hereinafter referred to as a third example) produced using polycrystalline silicon that has been heat-treated under the heat treatment conditions according to the third embodiment as a raw material will be described.
  • an FZ wafer produced using polycrystalline silicon as a raw material under the heat treatment conditions according to the third embodiment was heat-treated to produce an FZ wafer produced using polycrystalline silicon according to the third example.
  • FIG. As shown, an X-ray topograph of the FZ wafer 31-2 produced using the polycrystalline silicon of the second comparative example as a raw material is obtained. Therefore, no crystal defects are confirmed in the FZ wafer produced using the polycrystalline silicon according to the third embodiment as a raw material. The reason is the same as that of the FZ wafer 31-2 produced using the polycrystalline silicon of the second comparative example as a raw material.
  • a reverse blocking IGBT was fabricated according to the method for manufacturing a semiconductor device according to the third embodiment (hereinafter referred to as a reverse blocking IGBT according to the third example). That is, the thermal diffusion treatment for forming the reverse blocking IGBT separation layer 5 according to the third embodiment is performed under the same heat treatment conditions as those for the FZ wafer produced using polycrystalline silicon as a raw material according to the third embodiment. Is going. Except for the heat treatment conditions of the manufacturing method of the reverse blocking IGBT according to the third embodiment, it is the same as the manufacturing method of the reverse blocking IGBT according to the second embodiment.
  • the reverse withstand voltage characteristics of the reverse blocking IGBT according to the third example were measured. As a result, it was confirmed that the same breakdown voltage characteristics as those of the reverse blocking IGBT according to the first example were obtained. This is because crystal defects do not occur as in the FZ wafer produced using polycrystalline silicon as a raw material according to the second comparative example. From these results, it was confirmed that by using an FZ wafer produced using polycrystalline silicon as a raw material, no crystal defects occurred regardless of the components contained in the atmosphere. Therefore, by manufacturing a semiconductor device using an FZ wafer produced using polycrystalline silicon as a raw material, it is possible to prevent a reverse breakdown voltage failure or a forward failure from occurring in a semiconductor element, and to improve the yield rate of semiconductor elements. Can be improved.
  • the same effect as the method for manufacturing a semiconductor device according to the second embodiment can be obtained.
  • the semiconductor device manufacturing method according to the fourth embodiment differs from the semiconductor device manufacturing method according to the first embodiment in the following two differences.
  • the first difference is that a heat treatment is performed at a high temperature for a long time in a nitrogen atmosphere on an FZ wafer produced from a crystal rod by the CZ method (hereinafter referred to as heat treatment conditions according to the fourth embodiment).
  • the second difference is that crystal defects generated in the FZ wafer generated from the crystal rod by the CZ method are removed.
  • the configuration other than the components included in the atmosphere of the heat treatment condition according to the fourth embodiment is the same as the heat treatment condition according to the first embodiment.
  • FIG. 4 is a cross-sectional view showing a situation where crystal defects occur in a semiconductor wafer.
  • a crystal defect region 52 occurs in a direction horizontal to the main surface of the FZ wafer 51 generated from the crystal rod by the CZ method (hereinafter referred to as a crystal defect region 52).
  • the reason why the crystal defect region 52 is formed in the central portion of the FZ wafer 51 generated from the crystal rod by the CZ method is as follows.
  • oxygen and nitrogen are difficult to diffuse outside the FZ wafer 51 generated from the crystal rod by the CZ method.
  • oxygen and nitrogen in the atmosphere are deposited as precipitates at the center of the FZ wafer 51 generated from the crystal rod by the CZ method. This is because, when the heat treatment temperature is increased or the heat treatment time is increased, the precipitate deposited on the central portion of the FZ wafer 51 generated from the crystal rod by the CZ method grows.
  • the thickness t1 of the crystal defect region 52 is set on the front surface side and the back surface side of the FZ wafer 51 formed from the crystal rod by the CZ method when the heat treatment temperature is low and / or the heat treatment time is short. It is thinner than the thicknesses t2-1 and t2-2 of the remaining regions 53-1 and 53-2 where no crystal defects are generated.
  • the thickness t2-1 of the region 53-1 in which no crystal defects on the front surface side of the FZ wafer 51 generated from the crystal rod by the CZ method are generated is the back surface of the FZ wafer 51 generated from the crystal rod by the CZ method. This is approximately equal to the thickness t2-2 of the region 53-2 where no side crystal defect has occurred.
  • region 52 becomes thick, so that heat processing temperature becomes high or heat processing time becomes long. For this reason, as the heat treatment time becomes longer or the heat treatment temperature becomes higher, the region 53-1 in which no crystal defects remain on the front surface side and the back surface side of the FZ wafer 51 generated from the crystal rod by the CZ method is generated. , 53-2 are reduced in thickness t2-1 and t2-2, respectively.
  • the furnace temperature and the furnace temperature are 700 ° C.
  • the temperature raising / lowering rate of the surface of the FZ wafer 51 generated from the crystal rod by the CZ method is 1 ° C./min
  • oxygen (O 2 ) is 30%.
  • the thicknesses t2-1 and t2-2 of the regions 53-1 and 53-2 where no crystal defects are generated are as follows. It becomes like this.
  • the thickness t0 of the FZ wafer 51 generated from the crystal rod by the CZ method is, for example, 500 ⁇ m.
  • the fourth embodiment is achieved.
  • a semiconductor device can be free from crystal defects.
  • a method for manufacturing the semiconductor device according to the fourth embodiment will be described.
  • 5 to 7 are cross-sectional views illustrating a semiconductor device according to the fourth embodiment which is being manufactured. For example, a case where a reverse blocking IGBT is manufactured will be described as an example.
  • the process up to the step of forming the separation layer 54 on the front surface of the FZ wafer 51 generated from the crystal rod by the CZ method is performed. .
  • the separation layer 54 is formed by thermal diffusion so as to reach the back surface of the FZ wafer 51 generated from the crystal rod by the CZ method.
  • a crystal defect region 52 is formed in the FZ wafer 51 generated from the crystal rod by the CZ method by the thermal diffusion process for forming the separation layer 54.
  • a front surface element structure (not shown) of the reverse blocking IGBT is formed on the front surface of the FZ wafer 51 generated from the crystal rod by the CZ method.
  • FIG. 6 from the crystal rod by the CZ method until the region 53-1 where the crystal defect remaining on the front surface side of the FZ wafer 51 generated from the crystal rod by the CZ method is not exposed is exposed.
  • the back surface of the generated FZ wafer 51 is ground, and the region 53-2 and the crystal defect region 52 in which no crystal defects remain on the back surface side of the FZ wafer 51 generated from the crystal rod by the CZ method are removed (reference numeral 55 indicates Grinding direction).
  • the region 53-1 in which no crystal defects remain on the front surface side of the FZ wafer 51 generated from the crystal rod by the CZ method and the crystal rod by the CZ method are generated.
  • the separation layer 54 formed in the region 53-1 where no crystal defects remain on the front surface side of the FZ wafer 51 remains.
  • boron is ion-implanted into the ground back surface of the FZ wafer 51 generated from the crystal rod by the CZ method and laser annealing is performed, so that the ground back surface of the FZ wafer 51 generated from the crystal rod by the CZ method is A p + collector region in contact with the isolation layer 54 is formed.
  • a collector electrode in contact with the p + collector region is formed.
  • a reverse-blocking IGBT back surface element structure composed of the p + collector region and the collector electrode is formed, thereby completing the reverse-blocking IGBT.
  • the FZ wafer 51 generated from the crystal rod by the CZ method is formed.
  • the front element structure of the reverse blocking IGBT may be formed after forming the separation layer 54 and thinning the FZ wafer 51 generated from the crystal rod by the CZ method. Further, the crystal remaining on the front surface side of the FZ wafer 51 generated from the crystal rod by the CZ method during the thermal diffusion process for forming the separation layer 54 so that no crystal defects remain in the reverse blocking IGBT after completion.
  • the semiconductor device manufacturing method according to the first embodiment is the same as the semiconductor device manufacturing method according to the first embodiment except for the above two differences in the semiconductor device manufacturing method according to the fourth embodiment.
  • crystal defects are generated by performing high-temperature and long-time heat treatment in a nitrogen atmosphere on an FZ wafer generated from a crystal rod by the CZ method. Even so, for example, a reverse blocking IGBT can be manufactured so as not to include crystal defects generated in the FZ wafer generated from the crystal rod by the CZ method. Therefore, the same effect as that of the semiconductor device manufacturing method according to the first embodiment can be obtained.
  • the reverse blocking IGBT has been described above as an example in the present invention, the present invention is not limited to the above-described embodiment, and can be applied to various semiconductor devices having a deep diffusion layer.
  • the manufacturing method of the reverse blocking type IGBT mentioned above is an example, and can be variously changed according to the structure of a reverse blocking type IGBT.
  • the order of forming the front surface element structure including the emitter region and the gate structure, the back surface element structure including the collector region, and the isolation layer can be variously changed.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the first conductivity type is p-type and the second conductivity type is n-type. It holds.
  • the method for manufacturing a semiconductor device according to the present invention is useful for power conversion devices such as inverters and power semiconductor devices used in various industrial machines.

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Abstract

　チョクラルスキー法で作製された単結晶シリコンインゴットを原料としてフローティング法で作製された単結晶シリコンインゴットから切断されたシリコンウエハを用いて、逆阻止型ＩＧＢＴを作製する。逆阻止型ＩＧＢＴの逆阻止能力を確保するために形成される分離層は、シリコンウエハに導入された不純物を熱拡散処理によって拡散させることで形成される。分離層を形成する熱拡散処理は、不活性ガス雰囲気中で、１２９０℃以上、シリコンの融点未満の温度で行われる。これにより、シリコンウエハに結晶欠陥が発生せず、逆阻止型ＩＧＢＴに逆耐圧不良や順方向不良が発生することを防止することができ、半導体素子の良品率を向上させることができる。

Description

半導体装置の製造方法
　この発明は、半導体装置の製造方法に関する。
　逆阻止型ＩＧＢＴ（ＲＢ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ　Ｂｌｏｃｋｉｎｇ　Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）は、逆方向電圧が印加された場合にも耐圧を保証するために、順阻止能力と同程度の逆阻止能力を確保する必要がある。この逆阻止能力を確保するために、逆阻止型ＩＧＢＴには、半導体チップを主面に垂直な方向に貫通し半導体チップの側面とドリフト層とを分離する拡散層（以下、分離層とする）によってｐｎ接合が形成されている。このｐｎ接合によって、逆阻止型半導体装置の逆耐圧が維持される。
　このような逆阻止型ＩＧＢＴを作製（製造）する方法について説明する（以下、第１の製造方法とする）。図８～１２は、従来の製造途中の逆阻止型ＩＧＢＴを示す断面図である。半導体ウエハ上に塗布した不純物ソース（液状の拡散源）からドーパントを拡散させることで（塗布拡散法）、分離層を形成する方法について示す。まず、図８に示すように、熱酸化法によって、ｎ型の半導体ウエハ１のおもて面上に、ドーパントマスクとして、例えば２．５μｍ程度の厚さを有する酸化膜２を形成する。
　次に、図９に示すように、フォトリソグラフィによって酸化膜２を選択的に除去し、分離層を形成するための開口部３を形成する。次に、図１０に示すように、酸化膜２上にボロン（Ｂ）ソース４を塗布し、開口部３内部にボロンソース４を埋め込む。次に、拡散炉内に半導体ウエハ１を挿入して高温（例えば１３００℃）で長時間（例えば１００時間）の熱拡散処理を行う。この熱拡散処理によってボロンソース４のボロンを酸化膜２の開口部３から半導体ウエハ１内に拡散させ、半導体ウエハ１のおもて面の表面層に、分離層５となる例えば数百μｍ程度の厚さを有するｐ型の拡散層を形成する。
　次に、図１１に示すように、ボロンソース４および酸化膜２を除去し、半導体ウエハ１のおもて面側に逆阻止型ＩＧＢＴのおもて面素子構造（不図示）を形成した後、半導体ウエハ１の裏面を分離層５が露出するまで研削して半導体ウエハ１を薄板化する。次に、図１２に示すように、半導体ウエハ１の研削された裏面に、ｐ+コレクタ領域６とコレクタ電極とで構成される裏面素子構造を形成した後、分離層５の中心部に形成されたダイシングライン（不図示）に沿って半導体ウエハ１をダイシングしチップ状に分離する。これにより、チップ側面に分離層５を備えた逆阻止型ＩＧＢＴが完成する。
　次に、逆阻止型ＩＧＢＴを作製する別の方法について説明する（以下、第２の製造方法とする）。図１３～１６は、従来の製造途中の逆阻止型ＩＧＢＴの別の一例を示す断面図である。半導体ウエハに不純物をイオン注入し拡散させることで、分離層を形成する方法について示す。まず、図１３に示すように、熱酸化法によって、ｎ型の半導体ウエハ１１のおもて面上に、ドーパントマスクとして、例えば１μｍ程度の厚さを有する酸化膜１２を形成する。
　次に、図１４に示すように、フォトリソグラフィによって酸化膜１２を選択的に除去し、分離層を形成するための開口部１３を形成する。次に、図１５に示すように、酸化膜１２をマスクとして、半導体ウエハ１１にボロンのイオン注入１４を行う。イオン注入１４のドーズ量は、例えば１×１０5ｃｍ-2程度であってもよい。次に、図１６に示すように、拡散炉内に半導体ウエハ１１を挿入して高温（例えば１３００℃）で長時間（例えば１００時間）の熱拡散処理を行う。この熱拡散処理によって半導体ウエハ１１内に注入されたボロンを拡散させることで、半導体ウエハ１１のおもて面の表面層に、分離層１５となる例えば数百μｍ程度の厚さを有するｐ型の拡散層を形成する。
　次に、イオン注入に用いた酸化膜１２を除去し、半導体ウエハ１１のおもて面側に逆阻止型ＩＧＢＴのおもて面素子構造（不図示）を形成した後、上述した第１の製造方法と同様に、半導体ウエハ１１の裏面を分離層１５が露出するまで研削する（図１１参照）。次に、図１２に示すように、半導体ウエハ１１（図１２では符号１で示す）の研削された裏面に、第１の製造方法と同様に、ｐ+コレクタ領域６およびコレクタ電極を形成し、ダイシングライン（不図示）に沿って半導体ウエハ１１をダイシングする。これにより、チップ側面に分離層１５（図１２では符号５で示す）を備えた逆阻止型ＩＧＢＴが完成する。
　最近では、エッチングによって半導体ウエハに溝を形成し、この溝の側壁に分離層を形成することで逆阻止型ＩＧＢＴを作製する方法が公知であり、次の方法が提案されている。半導体チップを構成する表面構造、裏面構造を形成した薄い半導体ウエハを両面粘着テープで支持基板に貼り付け、薄い半導体ウエハにスクライブラインとなるトレンチを湿式異方性エッチングで結晶面を出して形成し、結晶面が露出したトレンチの側面に逆耐圧を維持する分離層を裏面拡散層であるｐコレクタ領域と接して表面側に延在するようにイオン注入と低温アニールまたはレーザーアニールで形成する。レーザーダイシングを行って、分離層の下でコレクタ電極を過不足なくきれいに切断した後、両面粘着テープをコレクタ電極から剥がして半導体チップとすることで逆阻止型の半導体装置を形成する（例えば、下記特許文献１参照。）。
　また、逆阻止型ＩＧＢＴを作製する別の方法として、次の方法が提案されている。半導体チップを構成する表面構造を形成した薄い半導体ウエハの表面を両面粘着テープで支持基板に貼り付け、薄い半導体ウエハの裏面からスクライブラインとなるトレンチを湿式異方性エッチングで結晶面を出して形成し、結晶面が露出したトレンチの側面に逆耐圧を維持する分離層を裏面拡散層であるｐコレクタ領域と同時にイオン注入と低温アニールまたはレーザーアニールで形成する。両面粘着テープをコレクタ電極から剥がして半導体チップとすることで逆阻止型の半導体装置を形成する（例えば、下記特許文献２参照。）。
　さらに、逆阻止型ＩＧＢＴを作製する別の方法として、第１導電型のウエハの第１主面に、第２導電型の第１半導体領域を形成する第１半導体領域形成工程と、前記ウエハの前記第１主面に、おもて面素子構造を形成するおもて面素子構造形成工程と、前記ウエハの前記第２主面から前記第１半導体領域に達する凹部を形成する凹部形成工程と、前記ウエハの前記第２主面に、前記第１半導体領域と電気的に接続された第２導電型の第２半導体領域を形成する第２半導体領域形成工程と、前記第１半導体領域の一部を除去して前記ウエハを切断し、当該ウエハをチップ状にする切断工程と、を備え、前記切断工程では、前記第１半導体領域の切断面が、前記ウエハの前記第１主面と斜度を有するように、当該第１半導体領域を除去する方法が提案されている（例えば、下記特許文献３参照。）。
　下記特許文献１～３に示す技術によって、図１７に示すような逆阻止型ＩＧＢＴが作製される。図１７は、従来の逆阻止型ＩＧＢＴの構成を示す断面図である。図１７に示すように、逆阻止型ＩＧＢＴを構成する半導体チップ２１の側面２２は、半導体ウエハのダイシングラインを含む領域がエッチングによって溝状に除去されることで形成される。半導体チップ２１の側面２２のおもて面側の表面層には、例えば耐圧構造部を構成するｐ+型領域２３が設けられている。
　半導体チップ２１の裏面には、ｐ+コレクタ領域２４が設けられている。ｐ+分離層２５は、半導体チップ２１の側面２２に設けられ、半導体チップ２１おもて面側のｐ+型領域２３と半導体チップ２１裏面側のｐ+コレクタ領域２４とを連結する。このようなｐ+分離層２５を下記特許文献１～３に示す技術を用いて形成する場合においても、上述した第１，２の製造方法で分離層を形成する場合と同様に、高温で長時間の熱拡散処理によって形成される場合が多い。
　また、分離層を形成する方法として、結晶軸が〈１１１〉または〈１００〉であるシリコン単結晶のインゴットを所定厚さにスライスし、得られたウエハを研磨剤を用いて両面同時にラッピングした、両面に均一な加工歪を有する厚さのウエハ面方位（１１１）または（１００）のウエハ面に不純物の雰囲気中でデポジションする第１の拡散工程と、第１拡散工程終了後のウエハをＯ2ガス０．５～１０（ｖｏｌ）％を含むＡｒまたはＨｅの混合ガスの１２５０℃～１３１０℃の雰囲気中で２０時間～４５０時間処理し、該ウエハの中央部に不純物の未拡散層を有し両面に不純物の拡散層を形成したウエハを得る第２の拡散工程と、を行う方法が提案されている（例えば、下記特許文献４参照。）。
　さらに、分離層を形成する別の方法として、ラッピング加工されたシリコン半導体ウエハの両面に浅くＮ型不純物をデポジションする第１拡散工程と、そのウエハを高温、長時間熱処理して所要の拡散深さ及びウエハ表面での濃度を得る第２拡散工程とよりなる半導体シリコンウエハの製造方法において、前記第１拡散工程のウエハのＮ型不純物の拡散源をオキシ塩化リンのリンとし、そのオキシ塩化リンの蒸気をＯ2ガス０．５％以上含むＡｒガスと共に連続的に供給し、温度を１１００℃～１３００℃の間に維持し、第２拡散工程終了後に目的とする拡散深さ及びウエハ表面濃度を得るように所要時間拡散する第１拡散工程を行う方法が提案されている（例えば、下記特許文献５参照。）。
　また、高温で長時間の熱拡散処理を行わずに分離層を形成する方法として、エッチングによって半導体ウエハのおもて面にトレンチを形成した後、トレンチの底面および側壁に分離層となる拡散層を形成し、トレンチ側壁の拡散層を分離層として残す方法が提案されている（以下、第３の製造方法とする）。
米国特許第７７４１１９２号明細書 特開２００６－３０３４１０号公報 特開２０１１－１８１７７０号公報 特許第２６０７８５３号公報 特許第２９７５９１２号公報
　しかしながら、上述した第３の製造方法では、分離層を形成するために高温で長時間の熱拡散処理を行わない代わりに、分離層を形成するためのトレンチ形成に要する時間が長くなる。典型的なドライエッチング装置によって例えば２００μｍ程度の深さを有するトレンチを形成する場合、トレンチ形成に要する時間は、半導体ウエハ１枚あたり１００分程度となる。このため、リードタイムの増加や、エッチング装置のメンテナンス回数の増加などの問題が生じる。
　一方、上述した特許文献１～５に示す技術のように、分離層を形成するために高温で長時間の熱拡散処理を行う場合、半導体ウエハを構成する成分や、熱拡散処理時の雰囲気に含まれる成分により、半導体ウエハ内に結晶欠陥が生じる。これにより、半導体素子の良品率が低下するという問題が生じる。
　この発明は、上述した従来技術による問題点を解消するため、歩留まりの高い半導体装置の製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、不活性ガス雰囲気中で、１２９０℃以上、シリコンの融点未満の温度で熱処理を、チョクラルスキー法で作製された単結晶シリコンインゴットを原料としてフローティング法で作製されたシリコンウエハまたは多結晶シリコンインゴットを原料としてフローティング法で作製されたシリコンウエハに行うことを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記不活性ガス雰囲気は、アルゴンを主成分として含むガス雰囲気であることを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記熱処理を１３００℃以上１３５０℃以下とすることを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記多結晶シリコンインゴットを原料としてフローティング法で作製されたシリコンウエハを用い、前記不活性ガス雰囲気は、窒素雰囲気とし、１２９０℃以上、シリコンの融点未満の温度で熱処理することを特徴とする。また、前記熱処理を１２９０℃以上１３５０℃以下としてもよい。
　上述した発明によれば、ＦＺ法で作製されたシリコンウエハに結晶欠陥が生じないように高温長時間の熱処理を行うことができる。このため、シリコンウエハに結晶欠陥を生じさせることなく、高温長時間の熱処理によって半導体装置を作製することができる。これにより、逆阻止型ＩＧＢＴに逆耐圧不良や順方向不良が発生することを防止することができる。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、窒素雰囲気中で、１２９０℃以上、シリコンの融点未満の温度で熱処理を、チョクラルスキー法で作製された単結晶シリコンインゴットを原料としてフローティング法で作製されたシリコンウエハに行う熱処理工程と、前記熱処理工程によって前記シリコンウエハに生じた結晶欠陥を含む領域がなくなるまで、前記シリコンウエハの一方の主面を研削する研削工程と、を含むことを特徴とする。
　上述した発明によれば、ＦＺ法で作製されたシリコンウエハに窒素雰囲気中で高温長時間の熱処理を行うことで結晶欠陥が生じたとしても、シリコンウエハに発生した結晶欠陥を含まないように半導体装置を作製することができる。これにより、逆阻止型ＩＧＢＴに逆耐圧不良や順方向不良が発生することを防止することができる。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、逆阻止型絶縁ゲートバイポーラトランジスタの第１導電型のドリフト層となる前記シリコンウエハとｐｎ接合をなす第２導電型拡散層を、前記熱処理によって前記シリコンウエハの一方の主面側から他方の主面側に拡散させる拡散工程を含み、前記拡散工程では、前記拡散工程の前または後に前記シリコンウエハの他方の主面に形成される第２導電型のコレクタ領域に達する深さとなるように、前記第２導電型拡散層を拡散させることを特徴とする。
　また、上述した発明によれば、多結晶シリコンインゴットを原料としてフローティング法で作製されたシリコンウエハ、または多結晶シリコンインゴットを原料としてフローティング法で作製されたシリコンウエハと同程度の品質特性を有した、チョクラルスキー法で作製された単結晶シリコンインゴットを原料としてフローティング法で作製されたシリコンウエハを用いて半導体装置を作製することができる。
　また、上述した発明によれば、チョクラルスキー法で作製された単結晶シリコンインゴットの特長である大口径化が容易な、チョクラルスキー法で作製された単結晶シリコンインゴットを原料としてフローティング法で作製されたシリコンウエハを用いて半導体装置を作製することができる。
　本発明にかかる半導体装置の製造方法によれば、歩留まりを向上させることができるという効果を奏する。
図１は、半導体ウエハのＸ線トポグラフ撮影位置を示す平面図である。 図２は、窒素雰囲気中で熱処理された半導体ウエハのＸ線トポグラフを模式的に示す平面図である。 図３は、実施の形態１にかかる半導体装置の逆耐圧特性を示す特性図である。 図４は、半導体ウエハに結晶欠陥が発生する状況を示す断面図である。 図５は、実施の形態４にかかる製造途中の半導体装置を示す断面図である。 図６は、実施の形態４にかかる製造途中の半導体装置を示す断面図である。 図７は、実施の形態４にかかる製造途中の半導体装置を示す断面図である。 図８は、従来の製造途中の逆阻止型ＩＧＢＴを示す断面図である。 図９は、従来の製造途中の逆阻止型ＩＧＢＴを示す断面図である。 図１０は、従来の製造途中の逆阻止型ＩＧＢＴを示す断面図である。 図１１は、従来の製造途中の逆阻止型ＩＧＢＴを示す断面図である。 図１２は、従来の製造途中の逆阻止型ＩＧＢＴを示す断面図である。 図１３は、従来の製造途中の逆阻止型ＩＧＢＴの別の一例を示す断面図である。 図１４は、従来の製造途中の逆阻止型ＩＧＢＴの別の一例を示す断面図である。 図１５は、従来の製造途中の逆阻止型ＩＧＢＴの別の一例を示す断面図である。 図１６は、従来の製造途中の逆阻止型ＩＧＢＴの別の一例を示す断面図である。 図１７は、従来の逆阻止型ＩＧＢＴの構成を示す断面図である。
　以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　実施の形態１にかかる半導体装置は、チョクラルスキー（ＣＺ：Ｃｚｏｃｈｒａｌｓｋｉ）法で作製された単結晶シリコンインゴット（以下、ＣＺインゴットとする）を原料としてフローティング（ＦＺ：Ｆｌｏａｔｉｎｇ　Ｚｏｎｅ）法で作製された単結晶シリコンインゴット（以下、ＦＺインゴットとする）から切断（スライシング）された半導体ウエハ（以下、ＣＺ法による結晶棒から生成したＦＺウエハとする）を用いて作製される。
　ＣＺ法による結晶棒から生成したＦＺウエハは、例えば、次のように作製される。まず、粗く砕かれた多結晶シリコンを原料として作製されたＣＺインゴットの一端を種結晶に接触させる。そして、高周波電圧を印加したコイルでＣＺインゴットを帯状に加熱溶解し、溶解させた帯状部分を種結晶側に移動させることでＦＺインゴットを作製する。その後、このＦＺインゴットを切断することで、ＣＺ法による結晶棒から生成したＦＺウエハＣＺ法による結晶棒から生成したＦＺウエハが完成する。
　実施の形態１にかかる半導体装置を作製する各工程において熱処理を行う場合、不活性ガス雰囲気中で高温長時間の熱処理を行う。実施の形態１にかかる半導体装置を作製する各工程における熱処理とは、例えば、図１２に示す逆阻止型ＩＧＢＴを例とする場合、逆耐圧を維持する分離層５を形成するときの熱拡散処理や、電極形成時の熱アニール処理などである。長時間とは、例えば、所望の深さで分離層５を形成するために必要な時間である。
　具体的には、例えば、不活性ガス雰囲気としてアルゴン（Ａｒ）やヘリウム（Ｈｅ）などを主成分として含むガス雰囲気中で、１２９０℃以上、シリコンの融点（１４１０℃）未満の温度で、例えば１００時間以下の熱処理で行うのが好ましい（以下、実施の形態１にかかる熱処理条件とする）。その理由については後述する。例えば、実施の形態１にかかる熱処理条件で分離層５を形成するための熱拡散処理を行うことで、半導体素子の良品率を低下させることなく、完成後の逆阻止型ＩＧＢＴのＣＺ法による結晶棒から生成したＦＺウエハ１の厚さと同程度の深さで分離層５を形成することができる。
　次に、実施の形態１にかかる半導体装置の製造方法について、例えば、第１の製造方法（図８～１２参照）によって逆阻止型ＩＧＢＴを作製する場合について説明する。まず、図８に示す半導体ウエハ１として、ＣＺ法による結晶棒から生成したＦＺウエハを用意する（以下、ＣＺ法による結晶棒から生成したＦＺウエハ１とする）。次に、図８～１０に示すように、ＣＺ法による結晶棒から生成したＦＺウエハ１に対して、酸化膜２をドーパントマスクとしてボロンソース４を塗布するまでの工程を行う。
　次に、拡散炉内にＣＺ法による結晶棒から生成したＦＺウエハ１を挿入して、上述した実施の形態１にかかる熱処理条件で熱拡散処理を行う。この熱拡散処理によってボロンソース４のボロンを酸化膜２の開口部３からＣＺ法による結晶棒から生成したＦＺウエハ１内に拡散させ、ＣＺ法による結晶棒から生成したＦＺウエハ１のおもて面の表面層に分離層５となるｐ型の拡散層を形成する。分離層５の深さは６００Ｖ系で１００μｍ～１５０μｍであり、この場合１２０μｍとした。次に、図１１に示すように、ボロンソース４および酸化膜２を除去し、ＣＺ法による結晶棒から生成したＦＺウエハ１のおもて面側に逆阻止型ＩＧＢＴのおもて面素子構造（不図示）を形成する。
　次に、ＣＺ法による結晶棒から生成したＦＺウエハ１の裏面を分離層５が露出するまで研削してＣＺ法による結晶棒から生成したＦＺウエハ１を薄板化する。次に、図１２に示すように、ＣＺ法による結晶棒から生成したＦＺウエハ１の研削された裏面に、ｐ+コレクタ領域６とコレクタ電極とで構成される裏面素子構造を形成する。その後、分離層５の中心部に形成されたダイシングライン（不図示）に沿ってＣＺ法による結晶棒から生成したＦＺウエハ１をダイシングしチップ状に分離する。これにより、チップ側面に分離層５を備えた逆阻止型ＩＧＢＴが完成する。
　実施の形態１にかかる半導体装置の製造方法では、第１の製造方法を用いて説明したが、これに限らず、種々変更可能である。例えば、上述した実施の形態１にかかる熱処理条件で、実施の形態１にかかる半導体装置を作製する各工程における熱処理を行えればよく、第２の製造方法（図１２～１７参照）など他の製造方法を選択してもよい。
　次に、実施の形態１にかかる熱処理条件で熱処理を行ったＣＺ法による結晶棒から生成したＦＺウエハ（以下、第１の実施例とする）の結晶内部の状態について説明する。まず、実施の形態１にかかる熱処理条件でＣＺ法による結晶棒から生成したＦＺウエハに対して熱処理を行い、第１の実施例にかかるＣＺ法による結晶棒から生成したＦＺウエハを作製した。具体的には、第１の実施例にかかるＣＺ法による結晶棒から生成したＦＺウエハには、酸素（Ｏ2）を３０％およびアルゴンを７０％含むアルゴン雰囲気中で１３００℃の熱処理を１００時間実施している。炉入れ温度（加熱炉に半導体ウエハを挿入するときの温度）および炉出し温度（加熱炉から半導体ウエハを取り出すときの温度）を７００℃とした。半導体ウエハ表面の昇降温速度を１℃／ｍｉｎとした。なお、酸素(Ｏ2）を２０％およびアルゴンを８０％含むアルゴン雰囲気中で１３００℃の熱処理を１００時間実施した場合、及び酸素(Ｏ2）を１５％およびアルゴンを８５％含むアルゴン雰囲気中で１３００℃の熱処理を１００時間実施した場合でもともに、結果は酸素（Ｏ2）を３０％およびアルゴンを７０％含むアルゴン雰囲気中で１３００℃の熱処理を１００時間実施している場合と変わらなかった。
　比較として、窒素雰囲気中で高温長時間の熱処理を行ったＣＺ法による結晶棒から生成したＦＺウエハ（以下、第１の比較例とする）と、窒素雰囲気中で高温長時間の熱処理を行った従来のＦＺウエハ（以下、第２の比較例とする）とを作製した。従来のＦＺウエハとは、多結晶シリコン（ｐｏｌｙ－Ｓｉ）インゴットを原料として作製されたＦＺインゴットから切断された半導体ウエハ（以下、多結晶シリコンを原料として生成したＦＺウエハとする）である。
　具体的には、第１の比較例のＣＺ法による結晶棒から生成したＦＺウエハおよび第２の比較例の多結晶シリコンを原料として生成したＦＺウエハには、ともに、酸素（Ｏ2）を３０％および窒素（Ｎ2）を７０％含む窒素雰囲気中で１３００℃の熱処理を１００時間実施している。炉入れ温度、炉出し温度および半導体ウエハ表面の昇降温速度は、第１の実施例にかかるＣＺ法による結晶棒から生成したＦＺウエハの熱処理と同様である。なお、酸素(Ｏ2）を２０％および窒素（Ｎ2）を８０％含む窒素雰囲気中で１３００℃の熱処理を１００時間実施した場合、及び酸素(Ｏ2）を１５％および窒素（Ｎ2）を８０％含む窒素雰囲気中で１３００℃の熱処理を１００時間実施した場合でもともに、結果は酸素（Ｏ2）を３０％および窒素（Ｎ2）を７０％含む窒素雰囲気中で１３００℃の熱処理を１００時間実施している場合と変わらなかった。
　そして、第１の実施例にかかるＣＺ法による結晶棒から生成したＦＺウエハ、第１の比較例のＣＺ法による結晶棒から生成したＦＺウエハおよび第２の比較例の多結晶シリコンを原料として生成したＦＺウエハの３つの試料それぞれのＸ線トポグラフを撮影し、各試料の結晶内部の状態を観察した。図１は、半導体ウエハのＸ線トポグラフ撮影位置を示す平面図である。図１に示すように、半導体ウエハ３０の外周部近傍３１で、上記３つの試料のＸ線トポグラフを撮影した。
　図２は、窒素雰囲気中で熱処理された半導体ウエハのＸ線トポグラフを模式的に示す平面図である。図２（ａ），２（ｂ）に、それぞれ第１の比較例のＣＺ法による結晶棒から生成したＦＺウエハおよび第２の比較例の多結晶シリコンを原料として生成したＦＺウエハのＸ線トポグラフ撮影結果を模式的に示す。図２（ａ）に示すように、第１の比較例のＣＺ法による結晶棒から生成したＦＺウエハ３１－１には、析出物が析出し、リング状に結晶欠陥３２が発生していることが確認された。
　ＥＤＸ（Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ－ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）電素分析および電子線回析像による分析により、第１の比較例のＣＺ法による結晶棒から生成したＦＺウエハに析出した析出物が主にα－Ｓｉ3Ｎ4結晶構造の窒化物であることが発明者らによって確認されている。
　第１の比較例のＣＺ法による結晶棒から生成したＦＺウエハに結晶欠陥が発生する理由は、次のように推測される。熱処理前のＣＺ法による結晶棒から生成したＦＺウエハは、多結晶シリコンを原料として生成したＦＺウエハとほぼ同等の品質特性を有することが発明者らによって確認されている。ＣＺインゴットを原料としてＦＺインゴットを作製したとしても、ＣＺインゴットにＦＺ法が適用されることで、ＣＺインゴットの作製過程における熱履歴がＦＺインゴットに残らないからである。
　したがって、ＣＺインゴットを原料として作製されたＦＺインゴットは、ｐｏｌｙ－Ｓｉインゴットを原料として作製されたＦＺインゴットと同程度の品質特性を有する。しかしながら、ＣＺインゴットは、ｐｏｌｙ－Ｓｉインゴットよりも、酸素やボロン（Ｂ）、リン（Ｐ）など比較的多くの不純物を含む。このため、ＣＺインゴットを原料として作製されたＦＺインゴットは、空孔や格子間原子に起因する点欠陥が発生しやすい傾向にある。
　点欠陥の発生したＦＺインゴットから切断されたＣＺ法による結晶棒から生成したＦＺウエハに窒素雰囲気中で高温長時間の熱処理を行うことにより、固溶限界（４×１０15ａｔｏｍｓ／ｃｍ3）を超えた窒素が、ＣＺ法による結晶棒から生成したＦＺウエハ内の点欠陥を基点として取り込まれてシリコンと結合し窒化析出物となる。そして、この窒化析出物によってＣＺ法による結晶棒から生成したＦＺウエハに結晶欠陥が発生すると推測される。
　一方、図２（ｂ）に示すように、第２の比較例の多結晶シリコンを原料として生成したＦＺウエハ３１－２に結晶欠陥は確認されなかった。その理由は、次のように推測される。ｐｏｌｙ－Ｓｉインゴットに含まれる不純物がＣＺインゴットよりも少ないため、ｐｏｌｙ－Ｓｉインゴットを原料として作製されたＦＺインゴットに空孔や格子間原子に起因する点欠陥が発生しにくい。ｐｏｌｙ－Ｓｉインゴットを原料として作製されたＦＺインゴットから作製される多結晶シリコンを原料として生成したＦＺウエハ内に点欠陥がほぼ存在しないことで、多結晶シリコンを原料として生成したＦＺウエハ内に窒素がほとんど取り込まれないからである。また、多結晶シリコンを原料として生成したＦＺウエハに窒素が取り込まれたとしても、多結晶シリコンを原料として生成したＦＺウエハ内全体で不純物が少ないからである。
　また、第１の実施例にかかるＣＺ法による結晶棒から生成したＦＺウエハにおいても、図２（ｂ）に示す第２の比較例の多結晶シリコンを原料として生成したＦＺウエハと同様に結晶欠陥は確認されなかった。したがって、第１の実施例にかかるＣＺ法による結晶棒から生成したＦＺウエハは、多結晶シリコンを原料として生成したＦＺウエハと同程度の品質特性が得られることが確認された。これにより、ＣＺ法による結晶棒から生成したＦＺウエハは、多結晶シリコンを原料として生成したＦＺウエハと同程度の品質特性を有し、かつＣＺインゴットのもつ特長である大口径化が容易となる。
　第１の実施例にかかるＣＺ法による結晶棒から生成したＦＺウエハに結晶欠陥が確認されない理由は、アルゴン雰囲気などの不活性ガスを用いて熱処理を行うため、雰囲気中に窒素が存在せず、高温長時間で熱処理を行ったとしてもＣＺ法による結晶棒から生成したＦＺウエハ内に窒素が取り込まれないからであると推測される。このため、高温長時間で熱処理を行い、従来よりも短い熱拡散時間で、例えば図１２に示す逆阻止型ＩＧＢＴの分離層５を形成することができる。
　次に、実施の形態１にかかる半導体装置の逆耐圧特性について検証した。図３は、実施の形態１にかかる半導体装置の逆耐圧特性を示す特性図である。まず、実施の形態１にかかる半導体装置の製造方法に従い、第１の製造方法（図８～１２）によって逆阻止型ＩＧＢＴを作製した（以下、第１の実施例にかかる逆阻止型ＩＧＢＴとする）。すなわち、第１の実施例にかかる逆阻止型ＩＧＢＴの分離層５を形成する熱拡散処理は、第１の実施例にかかるＣＺ法による結晶棒から生成したＦＺウエハに対する熱処理と同様の熱処理条件で行っている。分離層５を形成するためのドーパントをボロンとした。
　比較として、第１の比較例のＣＺ法による結晶棒から生成したＦＺウエハに対する熱処理と同様の熱処理条件で分離層を形成する熱拡散処理を行った逆阻止型ＩＧＢＴ（以下、第１の比較例の逆阻止型ＩＧＢＴとする）を作製した。第１の比較例の逆阻止型ＩＧＢＴの製造方法の熱処理条件以外は、第１の実施例にかかる逆阻止型ＩＧＢＴの製造方法と同様である。
　そして、第１の実施例にかかる逆阻止型ＩＧＢＴおよび第１の比較例の逆阻止型ＩＧＢＴのそれぞれについて、逆方向印加電圧Ｖに伴う逆方向電流Ｉの変化（逆耐圧特性）を測定した。逆方向印加電圧Ｖとは、コレクタ電位を基準として、エミッタに印加する電圧である。第１の比較例の逆阻止型ＩＧＢＴについては、分離層を形成するための熱拡散処理などにより、例えば図２（ａ）に示すようにＣＺ法による結晶棒から生成したＦＺウエハにリング状の結晶欠陥３２が生じるため、１枚のＣＺ法による結晶棒から生成したＦＺウエハ面内で、結晶欠陥が多い逆阻止型ＩＧＢＴと、結晶欠陥がほぼ存在しない逆阻止型ＩＧＢＴとが作製される。このため、結晶欠陥が多い逆阻止型ＩＧＢＴと、結晶欠陥がほぼ存在しない逆阻止型ＩＧＢＴとのそれぞれについて逆耐圧特性を測定した。
　結晶欠陥が多い逆阻止型ＩＧＢＴとは、ＣＺ法による結晶棒から生成したＦＺウエハの、第１の比較例の逆阻止型ＩＧＢＴを作製するための熱処理や熱拡散処理によって結晶欠陥３２が発生した領域を含む第１の比較例の逆阻止型ＩＧＢＴである。結晶欠陥がほぼ存在しない逆阻止型ＩＧＢＴとは、ＣＺ法による結晶棒から生成したＦＺウエハの、第１の比較例の逆阻止型ＩＧＢＴを作製するための熱処理や熱拡散処理によって結晶欠陥３２が発生した領域を含まない第１の比較例の逆阻止型ＩＧＢＴである。第１の比較例の結晶欠陥が多い逆阻止型ＩＧＢＴの耐圧特性４１と、第１の比較例の結晶欠陥がほぼ存在しない逆阻止型ＩＧＢＴの耐圧特性４２とを図３に示す。
　図３の耐圧特性４１に示すように、第１の比較例の結晶欠陥が多い逆阻止型ＩＧＢＴでは、逆方向印加電圧Ｖが規格耐圧Ｖ0に達する前に逆方向電流Ｉの値が大きくなっており、逆方向漏れ電流が多く流れることが確認された。したがって、半導体チップに結晶欠陥が増えるほど逆耐圧特性が劣化することが確認された。また、図示を省略するが、第１の比較例の結晶欠陥が多い逆阻止型ＩＧＢＴでは、半導体チップに結晶欠陥が増えるほど順耐圧特性も劣化することが確認された。
　図３に示す第１の比較例の結晶欠陥が多い逆阻止型ＩＧＢＴの耐圧特性４１のように、規格耐圧Ｖ0の値に対して逆方向漏れ電流の流れる電流量が多い場合、不良素子となってしまう。１枚のＣＺ法による結晶棒から生成したＦＺウエハから複数の半導体チップが切断される。このため、例えば、図２（ａ）に示すようにＣＺ法による結晶棒から生成したＦＺウエハに結晶欠陥３２が発生した領域からも複数の半導体チップが切断される。したがって、１枚のＣＺ法による結晶棒から生成したＦＺウエハ面内において、結晶欠陥３２が発生した領域から切断される半導体チップに作製されたすべての逆阻止型ＩＧＢＴが不良素子となってしまう。このため、逆阻止型ＩＧＢＴの良品率は、結晶欠陥３２が発生した領域の範囲に左右される。例えば、１枚のＣＺ法による結晶棒から生成したＦＺウエハから作製される第１の比較例の逆阻止型ＩＧＢＴの良品率は、４０％～５０％程度となることが確認された。
　一方、図３の耐圧特性４２に示すように、第１の比較例の結晶欠陥がほぼ存在しない逆阻止型ＩＧＢＴでは、逆方向印加電圧Ｖが規格耐圧Ｖ0よりも低い範囲では逆方向電流Ｉの値が低く、逆方向漏れ電流はほぼ発生していないことが確認された。
　また、第１の実施例にかかる逆阻止型ＩＧＢＴにおいても、第１の比較例の結晶欠陥がほぼ存在しない逆阻止型ＩＧＢＴの耐圧特性４２と同様の良好な耐圧特性となることが確認された。第１の実施例にかかる逆阻止型ＩＧＢＴに結晶欠陥が発生しない理由は、アルゴン雰囲気で高温長時間の熱拡散処理を行うため、第１の実施例にかかるＣＺ法による結晶棒から生成したＦＺウエハと同様に結晶欠陥が発生しないからである。このように、第１の実施例にかかる逆阻止型ＩＧＢＴの作製時に結晶欠陥は発生しないため、１枚のＣＺ法による結晶棒から生成したＦＺウエハから作製される第１の実施例にかかる逆阻止型ＩＧＢＴの良品率は、ほぼ１００％に近くなる。
　したがって、ＣＺ法による結晶棒から生成したＦＺウエハに結晶欠陥を発生させないように、上述した実施の形態１にかかる熱処理条件でＣＺ法による結晶棒から生成したＦＺウエハに対する熱処理を行うことで、ＣＺ法による結晶棒から生成したＦＺウエハを用いて作製される半導体素子に逆耐圧不良や順方向不良が発生することを防止することができ、半導体素子の良品率を向上させることができる。
　また、実施の形態１にかかる熱処理条件において熱処理温度を１２９０℃以上とする理由は、逆阻止型ＩＧＢＴの分離層５を形成する際の拡散時間を、熱処理温度を１２９０℃よりも低くした場合よりも短くすることができるからである。拡散層の拡散深さｄは、拡散係数Ｄとし、拡散時間ｔとした場合、下記（１）式であらわされる。
　ｄ＝√（Ｄｔ）　・・・（１）
　拡散係数Ｄは、不純物を拡散させるときの熱処理温度に比例するため、拡散深さｄを深く形成する場合、熱処理温度を高くするか、拡散時間ｔを長くする必要がある。したがって、所定の拡散深さｄで分割層５を形成する際に、熱処理温度を低くした場合、熱処理温度を低くした分だけ拡散時間ｔが長くなってしまう。例えば、１００μｍの深さで分離層５を形成する際に、熱処理温度を１２８０℃とした場合には１５０時間の拡散時間を要するが、熱処理温度を１３００℃とすることで、拡散時間は１００時間と短縮することができる。
　また、実施の形態１にかかる熱処理条件において熱処理温度をシリコンの融点未満とする理由は、熱処理温度をシリコンの融点以上とした場合、ＣＺ法による結晶棒から生成したＦＺウエハが融解してしまうからである。よって、好ましくは、１３００℃～１３５０℃の熱処理温度とするのが良い。
　以上、説明したように、実施の形態１にかかる半導体装置の製造方法によれば、ＣＺ法による結晶棒から生成したＦＺウエハ内の点欠陥の有無によらず、ＣＺ法による結晶棒から生成したＦＺウエハに結晶欠陥が生じないように高温長時間の熱処理を行うことができる。このため、ＣＺ法による結晶棒から生成したＦＺウエハに結晶欠陥を生じさせることなく、高温長時間の熱処理によって例えば逆阻止型ＩＧＢＴを作製することができる。これにより、逆阻止型ＩＧＢＴに逆耐圧不良や順方向不良が発生することを防止することができる。したがって、歩留まりを向上させることができる。また、ＣＺ法による結晶棒から生成したＦＺウエハに結晶欠陥が生じないように高温長時間の熱処理を行うことができるので、従来よりも短時間の熱拡散処理によって、逆阻止型ＩＧＢＴの分離層を形成することができる。
　また、実施の形態１にかかる半導体装置の製造方法によれば、多結晶シリコンを原料として生成したＦＺウエハと同程度の品質特性を有しかつ大口径化が容易なＣＺ法による結晶棒から生成したＦＺウエハを用いて、例えば逆阻止型ＩＧＢＴを作製することができる。このため、コストを低減することができ、かつ歩留まりを向上させることができる。
（実施の形態２）
　実施の形態２にかかる半導体装置の製造方法について説明する。実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法の変形例である。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なるのは、実施の形態２にかかる半導体装置を多結晶シリコンを原料として生成したＦＺウエハを用いて作製する点である。すなわち、実施の形態２にかかる半導体装置の製造方法においては、実施の形態１にかかる熱処理条件で、多結晶シリコンを原料として生成したＦＺウエハに不活性ガス雰囲気中で高温長時間の熱処理を行う。
　次に、実施の形態１にかかる熱処理条件で熱処理を行った多結晶シリコンを原料として生成したＦＺウエハ（以下、第２の実施例とする）の結晶内部の状態について説明する。まず、実施の形態１にかかる熱処理条件で多結晶シリコンを原料として生成したＦＺウエハに対して熱処理を行い、第２の実施例にかかる多結晶シリコンを原料として生成したＦＺウエハを作製した。具体的には、第２の実施例にかかる多結晶シリコンを原料として生成したＦＺウエハに、第１の実施例にかかるＣＺ法による結晶棒から生成したＦＺウエハに対する熱処理と同様の熱処理を行った。
　そして、第２の実施例にかかる多結晶シリコンを原料として生成したＦＺウエハのＸ線トポグラフを撮影し、各試料の結晶内部の状態を観察した。その結果、第１の実施例にかかるＣＺ法による結晶棒から生成したＦＺウエハと同様に、第２の実施例にかかる多結晶シリコンを原料として生成したＦＺウエハに結晶欠陥は確認されなかった。その理由は、アルゴン雰囲気などの不活性ガスを用いて熱処理を行うため、雰囲気中に窒素が存在せず、高温長時間で熱処理を行ったとしても多結晶シリコンを原料として生成したＦＺウエハ内に窒素が取り込まれないからであると推測される。
　次に、実施の形態２にかかる半導体装置の逆耐圧特性について検証した。まず、実施の形態２にかかる半導体装置の製造方法に従い、逆阻止型ＩＧＢＴを作製した（以下、第２の実施例にかかる逆阻止型ＩＧＢＴとする）。すなわち、第２の実施例にかかる逆阻止型ＩＧＢＴの分離層５を形成する熱拡散処理は、第２の実施例にかかる多結晶シリコンを原料として生成したＦＺウエハに対する熱処理と同様の熱処理条件で行っている。第２の実施例にかかる逆阻止型ＩＧＢＴの製造方法の熱処理条件以外は、第１の実施例にかかる逆阻止型ＩＧＢＴの製造方法と同様である。
　そして、第２の実施例にかかる逆阻止型ＩＧＢＴについて逆耐圧特性を測定した。その結果、第１の実施例にかかる逆阻止型ＩＧＢＴと同様の良好な耐圧特性となることが確認された。その理由は、第１の実施例にかかる逆阻止型ＩＧＢＴと同様である。これらの結果より、実施の形態１にかかる熱処理条件で熱処理を行うことにより、半導体ウエハを作製する原料によらず結晶欠陥が発生しないことが確認された。したがって、実施の形態１にかかる熱処理条件で熱処理を行うことで、半導体素子に逆耐圧不良や順方向不良が発生することを防止することができ、半導体素子の良品率を向上させることができる。
　以上、説明したように、実施の形態２にかかる半導体装置の製造方法によれば、実施の形態１にかかる半導体装置の製造方法と同様の効果を得ることができる。
（実施の形態３）
　実施の形態３にかかる半導体装置の製造方法について説明する。実施の形態３にかかる半導体装置の製造方法が実施の形態２にかかる半導体装置の製造方法と異なるのは、多結晶シリコンを原料として生成したＦＺウエハに窒素雰囲気中で高温長時間の熱処理を行う点である（以下、実施の形態３にかかる熱処理条件とする）。実施の形態３にかかる熱処理条件の雰囲気に含まれる成分以外の構成は、実施の形態１にかかる熱処理条件と同様である。
　実施の形態３にかかる熱処理条件で熱処理を行った多結晶シリコンを原料として生成したＦＺウエハ（以下、第３の実施例とする）の結晶内部の状態について説明する。まず、実施の形態３にかかる熱処理条件で多結晶シリコンを原料として生成したＦＺウエハに対して熱処理を行い、第３の実施例にかかる多結晶シリコンを原料として生成したＦＺウエハを作製した。そして、第３の実施例にかかる多結晶シリコンを原料として生成したＦＺウエハのＸ線トポグラフを撮影し、各試料の結晶内部の状態を観察した。
　具体的には、第３の実施例にかかる多結晶シリコンを原料として生成したＦＺウエハは、第２の比較例の多結晶シリコンを原料として生成したＦＺウエハであるため、図２（ｂ）に示すように、第２の比較例の多結晶シリコンを原料として生成したＦＺウエハ３１－２のＸ線トポグラフが得られる。したがって、第３の実施例にかかる多結晶シリコンを原料として生成したＦＺウエハに結晶欠陥は確認されない。その理由は、第２の比較例の多結晶シリコンを原料として生成したＦＺウエハ３１－２と同様である。
　次に、実施の形態３にかかる半導体装置の逆耐圧特性について検証した。まず、実施の形態３にかかる半導体装置の製造方法に従い、逆阻止型ＩＧＢＴを作製した（以下、第３の実施例にかかる逆阻止型ＩＧＢＴとする）。すなわち、第３の実施例にかかる逆阻止型ＩＧＢＴの分離層５を形成する熱拡散処理は、第３の実施例にかかる多結晶シリコンを原料として生成したＦＺウエハに対する熱処理と同様の熱処理条件で行っている。第３の実施例にかかる逆阻止型ＩＧＢＴの製造方法の熱処理条件以外は、第２の実施例にかかる逆阻止型ＩＧＢＴの製造方法と同様である。
　そして、第３の実施例にかかる逆阻止型ＩＧＢＴについて逆耐圧特性を測定した。その結果、第１の実施例にかかる逆阻止型ＩＧＢＴと同様の良好な耐圧特性となることが確認された。その理由は、第２の比較例にかかる多結晶シリコンを原料として生成したＦＺウエハと同様に結晶欠陥が発生しないからである。これらの結果より、多結晶シリコンを原料として生成したＦＺウエハを用いることで、雰囲気に含まれる成分によらず、結晶欠陥が発生しないことが確認された。したがって、多結晶シリコンを原料として生成したＦＺウエハを用いて半導体装置を作製することで、半導体素子に逆耐圧不良や順方向不良が発生することを防止することができ、半導体素子の良品率を向上させることができる。
　以上、説明したように、実施の形態３にかかる半導体装置の製造方法によれば、実施の形態２にかかる半導体装置の製造方法と同様の効果を得ることができる。
（実施の形態４）
　実施の形態４にかかる半導体装置の製造方法について説明する。実施の形態４にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なるのは、次の２つの相違点である。１つ目の相違点は、ＣＺ法による結晶棒から生成したＦＺウエハに窒素雰囲気で高温長時間の熱処理を行う点である（以下、実施の形態４にかかる熱処理条件とする）。２つ目の相違点は、ＣＺ法による結晶棒から生成したＦＺウエハに生じた結晶欠陥を除去する点である。実施の形態４にかかる熱処理条件の雰囲気に含まれる成分以外の構成は、実施の形態１にかかる熱処理条件と同様である。
　まず、実施の形態１にかかる半導体装置の製造方法との１つ目の相違点によってＣＺ法による結晶棒から生成したＦＺウエハに生じる現象について説明する。図４は、半導体ウエハに結晶欠陥が発生する状況を示す断面図である。ＣＺ法による結晶棒から生成したＦＺウエハ５１に窒化雰囲気中で高温長時間の熱処理を行うことにより、例えば、第１の比較例のＣＺ法による結晶棒から生成したＦＺウエハと同様に、ＣＺ法による結晶棒から生成したＦＺウエハ５１に結晶欠陥が生じる。具体的には、図４（ａ）に示すように、ＣＺ法による結晶棒から生成したＦＺウエハ５１の中央部（ＣＺ法による結晶棒から生成したＦＺウエハ５１のおもて面および裏面からほぼ同様の深さ）５２に、ＣＺ法による結晶棒から生成したＦＺウエハ５１の主面に水平な方向にわたって結晶欠陥が発生する（以下、結晶欠陥領域５２とする）。
　結晶欠陥領域５２がＣＺ法による結晶棒から生成したＦＺウエハ５１の中央部に形成される理由は、次のとおりである。ＣＺ法による結晶棒から生成したＦＺウエハ５１の中央部では、酸素や窒素がＣＺ法による結晶棒から生成したＦＺウエハ５１の外側に拡散しにくい。このため、ＣＺ法による結晶棒から生成したＦＺウエハ５１が熱処理されることにより、雰囲気中の酸素や窒素がＣＺ法による結晶棒から生成したＦＺウエハ５１の中央部に析出物として析出される。そして、熱処理温度が高くなるまたは熱処理時間が長くなることにより、ＣＺ法による結晶棒から生成したＦＺウエハ５１の中央部に析出した析出物が成長するからである。
　結晶欠陥領域５２の厚さｔ１は、熱処理温度が低いまたは熱処理時間が短い、もしくはその両方の条件の場合、ＣＺ法による結晶棒から生成したＦＺウエハ５１のおもて面側および裏面側にそれぞれ残る結晶欠陥が発生していない領域５３－１，５３－２のそれぞれの厚さｔ２－１，ｔ２－２よりも薄い。ＣＺ法による結晶棒から生成したＦＺウエハ５１のおもて面側の結晶欠陥が発生していない領域５３－１の厚さｔ２－１は、ＣＺ法による結晶棒から生成したＦＺウエハ５１の裏面側の結晶欠陥が発生していない領域５３－２の厚さｔ２－２とほぼ等しい。
　そして、図４（ｂ）に示すように、熱処理温度が高くなるほど、または熱処理時間が長くなるほど、結晶欠陥領域５２の厚さｔ１は厚くなる。このため、熱処理時間が長くなるほど、または熱処理温度が高くなるほど、ＣＺ法による結晶棒から生成したＦＺウエハ５１のおもて面側および裏面側にそれぞれ残る結晶欠陥が発生していない領域５３－１，５３－２の厚さｔ２－１，ｔ２－２はそれぞれ狭くなる。
　具体的には、例えば、炉入れ温度および炉出し温度を７００℃とし、ＣＺ法による結晶棒から生成したＦＺウエハ５１表面の昇降温速度を１℃／ｍｉｎとし、酸素（Ｏ2）を３０％および窒素を７０％含む窒素雰囲気中で１３００℃の熱処理を行った場合の、結晶欠陥が発生していない領域５３－１，５３－２の厚さｔ２－１，ｔ２－２は、それぞれ次のようになる。ＣＺ法による結晶棒から生成したＦＺウエハ５１の厚さｔ０は、例えば５００μｍとする。熱処理時間が５０時間の場合、ＣＺ法による結晶棒から生成したＦＺウエハ５１のおもて面および裏面からそれぞれ１４０μｍの深さ（ｔ２－１＝ｔ２－２＝１４０μｍ）で、結晶欠陥が発生していない領域５３－１，５３－２が残る。しかし、熱処理時間が１００時間になることで、結晶欠陥が発生していない領域５３－１，５３－２の厚さｔ２－１，ｔ２－２は、それぞれ６０μｍにまで狭くなってしまう。
　そこで、実施の形態１にかかる半導体装置の製造方法との２つ目の相違点である、ＣＺ法による結晶棒から生成したＦＺウエハに生じた結晶欠陥を除去することにより、実施の形態４にかかる半導体装置を結晶欠陥のない状態にすることができる。具体的に、実施の形態４にかかる半導体装置の製造方法について説明する。図５～７は、実施の形態４にかかる製造途中の半導体装置を示す断面図である。例えば、逆阻止型ＩＧＢＴを作製する場合を例に説明する。まず、図５に示すように、実施の形態１にかかる半導体装置の製造方法と同様に、ＣＺ法による結晶棒から生成したＦＺウエハ５１のおもて面に分離層５４を形成する工程まで行う。
　分離層５４は、熱拡散処理によって、ＣＺ法による結晶棒から生成したＦＺウエハ５１の裏面に達するように形成する。この分離層５４を形成する熱拡散処理により、ＣＺ法による結晶棒から生成したＦＺウエハ５１には、結晶欠陥領域５２が形成される。次に、ＣＺ法による結晶棒から生成したＦＺウエハ５１のおもて面に、逆阻止型ＩＧＢＴのおもて面素子構造（不図示）を形成する。次に、図６に示すように、ＣＺ法による結晶棒から生成したＦＺウエハ５１のおもて面側に残る結晶欠陥が発生していない領域５３－１が露出するまでＣＺ法による結晶棒から生成したＦＺウエハ５１の裏面を研削し、ＣＺ法による結晶棒から生成したＦＺウエハ５１の裏面側に残る結晶欠陥が発生していない領域５３－２および結晶欠陥領域５２を除去する（符号５５は研削方向である）。
　これにより、図７に示すように、ＣＺ法による結晶棒から生成したＦＺウエハ５１のおもて面側に残る結晶欠陥が発生していない領域５３－１と、ＣＺ法による結晶棒から生成したＦＺウエハ５１のおもて面側に残る結晶欠陥が発生していない領域５３－１内に形成された分離層５４とが残る。その後、ＣＺ法による結晶棒から生成したＦＺウエハ５１の研削された裏面に例えばボロンをイオン注入しレーザーアニールを行うことで、ＣＺ法による結晶棒から生成したＦＺウエハ５１の研削された裏面に、分離層５４に接するｐ+コレクタ領域を形成する。そして、ｐ+コレクタ領域に接するコレクタ電極を形成する。これにより、ｐ+コレクタ領域とコレクタ電極とからなる逆阻止型ＩＧＢＴの裏面素子構造が形成され、逆阻止型ＩＧＢＴが完成する。
　上述した実施の形態４にかかる半導体装置の製造方法では、分離層５４を形成し、逆阻止型ＩＧＢＴのおもて面素子構造を形成した後に、ＣＺ法による結晶棒から生成したＦＺウエハ５１を薄板化しているが、分離層５４を形成し、ＣＺ法による結晶棒から生成したＦＺウエハ５１を薄板化した後に、逆阻止型ＩＧＢＴのおもて面素子構造を形成してもよい。また、完成後の逆阻止型ＩＧＢＴ内に結晶欠陥が残らないように、分離層５４を形成する熱拡散処理時に、ＣＺ法による結晶棒から生成したＦＺウエハ５１のおもて面側に残る結晶欠陥が発生していない領域５３－１の厚さｔ２－１を、耐圧クラスによって決まる所定の厚さより厚く残す必要がある。したがって、分離層５４を形成する熱拡散処理の熱拡散温度および熱拡散時間を適宜調整するのが好ましい。
　実施の形態４にかかる半導体装置の製造方法の上記２つの相違点以外は、実施の形態１にかかる半導体装置の製造方法と同様である。
　以上、説明したように、実施の形態４にかかる半導体装置の製造方法によれば、ＣＺ法による結晶棒から生成したＦＺウエハに窒素雰囲気中で高温長時間の熱処理を行うことで結晶欠陥が生じたとしても、ＣＺ法による結晶棒から生成したＦＺウエハに発生した結晶欠陥を含まないように例えば逆阻止型ＩＧＢＴを作製することができる。したがって、実施の形態１にかかる半導体装置の製造方法と同様の効果を得ることができる。
　以上において本発明では、逆阻止型ＩＧＢＴを例に説明しているが、上述した実施の形態に限らず、深い拡散層を有するさまざまな半導体装置に適用することが可能である。また、上述した逆阻止型ＩＧＢＴの製造方法は一例であり、逆阻止型ＩＧＢＴの構成に合わせて種々変更可能である。例えば、エミッタ領域やゲート構造などからなるおもて面素子構造、コレクタ領域などからなる裏面素子構造および分離層などを形成する順番を種々変更可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
　以上のように、本発明にかかる半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などに使用されるパワー半導体装置に有用である。
　４１　結晶欠陥が多い逆阻止型ＩＧＢＴの耐圧特性
　４２　結晶欠陥がほぼ存在しない逆阻止型ＩＧＢＴの耐圧特性

Claims (7)

  1. 　不活性ガス雰囲気中で、１２９０℃以上、シリコンの融点未満の温度で熱処理を、チョクラルスキー法で作製された単結晶シリコンインゴットを原料としてフローティング法で作製されたシリコンウエハまたは多結晶シリコンインゴットを原料としてフローティング法で作製されたシリコンウエハに行うことを特徴とする半導体装置の製造方法。
  2. 　前記不活性ガス雰囲気は、アルゴンを主成分として含むガス雰囲気であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記熱処理を１２９０℃以上１３５０℃以下とすることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 　前記多結晶シリコンインゴットを原料としてフローティング法で作製されたシリコンウエハを用い、前記不活性ガス雰囲気は、窒素雰囲気とし、１２９０℃以上、シリコンの融点未満の温度で熱処理することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 　前記熱処理を１２９０℃以上１３５０℃以下とすることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 　窒素雰囲気中で、１２９０℃以上、シリコンの融点未満の温度で熱処理を、チョクラルスキー法で作製された単結晶シリコンインゴットを原料としてフローティング法で作製されたシリコンウエハに行う熱処理工程と、
    　前記熱処理工程によって前記シリコンウエハに生じた結晶欠陥を含む領域がなくなるまで、前記シリコンウエハの一方の主面を研削する研削工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  7. 　逆阻止型絶縁ゲートバイポーラトランジスタの第１導電型のドリフト層となる前記シリコンウエハとｐｎ接合をなす第２導電型拡散層を、前記熱処理によって前記シリコンウエハの一方の主面側から他方の主面側に拡散させる拡散工程を含み、
    　前記拡散工程では、前記拡散工程の前または後に前記シリコンウエハの他方の主面に形成される第２導電型のコレクタ領域に達する深さとなるように、前記第２導電型拡散層を拡散させることを特徴とする請求項１～６のいずれか一つに記載の半導体装置の製造方法。
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