JPH09213946A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH09213946A JPH09213946A JP1359696A JP1359696A JPH09213946A JP H09213946 A JPH09213946 A JP H09213946A JP 1359696 A JP1359696 A JP 1359696A JP 1359696 A JP1359696 A JP 1359696A JP H09213946 A JPH09213946 A JP H09213946A
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Abstract
(57)【要約】
【課題】高耐圧の絶縁ゲート型バイポーラトランジスタ
（ＩＧＢＴ）に適したスリップ欠陥の極めて少ない半導
体基板の製造方法を提供する。 【解決手段】半導体基板製造工程中で、ｎ+ 半導体層１
１を形成するための拡散プロファイルで、半導体基板挿
入温度１を室温とする。
（ＩＧＢＴ）に適したスリップ欠陥の極めて少ない半導
体基板の製造方法を提供する。 【解決手段】半導体基板製造工程中で、ｎ+ 半導体層１
１を形成するための拡散プロファイルで、半導体基板挿
入温度１を室温とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板の製造方
法に関する。
法に関する。
【０００２】
【従来の技術】近年、電力変換装置、例えば、インバー
タ装置等に半導体開閉装置が多く使われるようになって
いる。インバータ装置の小型化，軽量化にともない、高
耐圧，低損失の半導体装置が強く望まれている。
タ装置等に半導体開閉装置が多く使われるようになって
いる。インバータ装置の小型化，軽量化にともない、高
耐圧，低損失の半導体装置が強く望まれている。
【０００３】従来、大電流，高耐圧素子として、ＧＴＯ
サイリスタ等のバイポーラ型素子が主流であった。しか
し、スイッチング速度が遅いこと等により、小型，軽
量，低損失化が困難であった。
サイリスタ等のバイポーラ型素子が主流であった。しか
し、スイッチング速度が遅いこと等により、小型，軽
量，低損失化が困難であった。
【０００４】ＭＯＳ系素子は高速スイッチング動作が可
能であるので、インバータ装置等の小型，軽量化が実現
できる。
能であるので、インバータ装置等の小型，軽量化が実現
できる。
【０００５】ＩＧＢＴはシリコン基板の内部にＭＯＳ構
造とバイポーラ構造により構成されているので、低損
失，高速スイッチング性に有効である。このため、低損
失，高速スイッチング素子として、大容量の絶縁ゲート
型バイポーラトランジスタ（ＩＧＢＴ）が台頭してき
た。
造とバイポーラ構造により構成されているので、低損
失，高速スイッチング性に有効である。このため、低損
失，高速スイッチング素子として、大容量の絶縁ゲート
型バイポーラトランジスタ（ＩＧＢＴ）が台頭してき
た。
【０００６】高耐圧の絶縁ゲート型バイポーラトランジ
スタ（ＩＧＢＴ）用の半導体基板の製作方法として、特
公平4−286163 号公報に記載された技術が知られてい
る。この従来技術は、抵抗率が３０Ωcm以上の第１の単
結晶シリコン基板の一主表面に拡散法又はエピタキシャ
ル成長法により第２の半導体層を形成し、次に、第２の
半導体層表面に、高不純物濃度の第３の半導体層をエピ
タキシャル成長法により形成する方法である。以下、図
２により詳細に説明する。
スタ（ＩＧＢＴ）用の半導体基板の製作方法として、特
公平4−286163 号公報に記載された技術が知られてい
る。この従来技術は、抵抗率が３０Ωcm以上の第１の単
結晶シリコン基板の一主表面に拡散法又はエピタキシャ
ル成長法により第２の半導体層を形成し、次に、第２の
半導体層表面に、高不純物濃度の第３の半導体層をエピ
タキシャル成長法により形成する方法である。以下、図
２により詳細に説明する。
【０００７】図２は従来技術の流れ図とを各工程におけ
るｐｎ接合の断面図を示す。
るｐｎ接合の断面図を示す。
【０００８】まず、ｎ- 半導体基板１０（図２(ａ)）の
両主面上にリン（Ｐ）をデポジションし、次に、専用の
不純物拡散炉でｎ+ 半導体層１１，１１′を所定の深さ
に引き延ばし拡散する（図２(ｂ)）。
両主面上にリン（Ｐ）をデポジションし、次に、専用の
不純物拡散炉でｎ+ 半導体層１１，１１′を所定の深さ
に引き延ばし拡散する（図２(ｂ)）。
【０００９】次に、一方のｎ+ 半導体層１１の表面に、
エピタキシャル成長法により、ｐ+半導体層１２を形成
する（図２(ｃ)）。最後に、他方のｎ+ 半導体層１１′
を研削除去し、ｎ- 半導体基板１０を所定の厚さに調整
し、端面を加工し、所望のＩＧＢＴ用基板を得るもので
ある。
エピタキシャル成長法により、ｐ+半導体層１２を形成
する（図２(ｃ)）。最後に、他方のｎ+ 半導体層１１′
を研削除去し、ｎ- 半導体基板１０を所定の厚さに調整
し、端面を加工し、所望のＩＧＢＴ用基板を得るもので
ある。
【００１０】図３は従来のｎ+ 半導体層１１，１１′の
引き延ばし拡散時の温度プロファイルを示す。すなわ
ち、あらかじめ、拡散作用が進まない程度の６５０℃に
保たれた拡散炉の中に、石英製等の治具にセットした半
導体基板を挿入し、１℃／分の速度で１２００℃まで昇
温し、１５時間保持後、−１℃／分で６５０℃まで降温
し、室温に引き出す方法である。
引き延ばし拡散時の温度プロファイルを示す。すなわ
ち、あらかじめ、拡散作用が進まない程度の６５０℃に
保たれた拡散炉の中に、石英製等の治具にセットした半
導体基板を挿入し、１℃／分の速度で１２００℃まで昇
温し、１５時間保持後、−１℃／分で６５０℃まで降温
し、室温に引き出す方法である。
【００１１】
【発明が解決しようとする課題】以上の従来技術によれ
ば、次のような問題がある。すなわち、前述のリン拡散
前の半導体基板の温度は常温となっているため、半導体
基板を石英治具にセットし、高温の拡散炉体内に挿入す
ると、炉体内の温度（６５０℃）と半導体基板の温度
（常温）の差が極めて大きく、挿入後に半導体基板の温
度が急激に上昇し、半導体基板と石英治具が接触してい
る部分が起点となって、半導体基板に欠陥が発生する問
題がある。
ば、次のような問題がある。すなわち、前述のリン拡散
前の半導体基板の温度は常温となっているため、半導体
基板を石英治具にセットし、高温の拡散炉体内に挿入す
ると、炉体内の温度（６５０℃）と半導体基板の温度
（常温）の差が極めて大きく、挿入後に半導体基板の温
度が急激に上昇し、半導体基板と石英治具が接触してい
る部分が起点となって、半導体基板に欠陥が発生する問
題がある。
【００１２】図４（ａ）は、ｘ−線トポグラフにより基
板の品質を検査した結果である。基板ウエハの周辺より
一定方向に結晶欠陥が発生していることが判った。この
欠陥の方向性やエッチング処理等の結果により、この欠
陥は結晶格子のスリップ欠陥１３と考えられる。
板の品質を検査した結果である。基板ウエハの周辺より
一定方向に結晶欠陥が発生していることが判った。この
欠陥の方向性やエッチング処理等の結果により、この欠
陥は結晶格子のスリップ欠陥１３と考えられる。
【００１３】図４（ｂ）は以上の従来の方法により製作
した半導体基板を用いて製作したＩＧＢＴの基板ウエハ
内の阻止特性分布を示したものである。×印のチップは
漏れ電流が社内規格値を超える特性不良チップ１４を示
す。このように、ＩＧＢＴの阻止特性不良チップの分布
は、スリップ欠陥の分布と良く一致しており、スリップ
欠陥１３が素子の歩留まりを悪くするばかりでなく、素
子の信頼性を低下させるという問題がある。
した半導体基板を用いて製作したＩＧＢＴの基板ウエハ
内の阻止特性分布を示したものである。×印のチップは
漏れ電流が社内規格値を超える特性不良チップ１４を示
す。このように、ＩＧＢＴの阻止特性不良チップの分布
は、スリップ欠陥の分布と良く一致しており、スリップ
欠陥１３が素子の歩留まりを悪くするばかりでなく、素
子の信頼性を低下させるという問題がある。
【００１４】本発明の目的は、基板製造工程のリン拡散
工程を改良することにより、阻止特性が安定な高耐圧，
高信頼の半導体装置を高歩留まりで得るため、スリップ
欠陥を著しく低減した半導体基板の製造方法を提供する
ことにある。
工程を改良することにより、阻止特性が安定な高耐圧，
高信頼の半導体装置を高歩留まりで得るため、スリップ
欠陥を著しく低減した半導体基板の製造方法を提供する
ことにある。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の特徴は、ｎ- 半導体基板１０の両主表面に
リンをデポジションし、ｎ+ 半導体層１１，１１′を拡
散形成する工程において、半導体基板を室温より加熱す
ることにある。
め、本発明の特徴は、ｎ- 半導体基板１０の両主表面に
リンをデポジションし、ｎ+ 半導体層１１，１１′を拡
散形成する工程において、半導体基板を室温より加熱す
ることにある。
【００１６】本発明の半導体基板の製造方法によれば、
リン拡散の際、半導体基板を挿入するときの拡散炉体内
の温度を室温としているため、半導体基板を炉内に挿入
した後も、半導体基板と拡散炉内の温度がどちらも同じ
（常温）であり、半導体基板には、急激な温度変化によ
る熱応力は加わらない。このため、スリップ欠陥の発生
は極めて少なく、拡散後も欠陥の少ない半導体基板が得
られる。また、ｎ+ 半導体層形成後に行われるエピタキ
シャル成長時の半導体基板全体の反りによるスリップ欠
陥の拡大現象もなくなり、スリップ欠陥を著しく低減さ
せた半導体基板を得ることができる。
リン拡散の際、半導体基板を挿入するときの拡散炉体内
の温度を室温としているため、半導体基板を炉内に挿入
した後も、半導体基板と拡散炉内の温度がどちらも同じ
（常温）であり、半導体基板には、急激な温度変化によ
る熱応力は加わらない。このため、スリップ欠陥の発生
は極めて少なく、拡散後も欠陥の少ない半導体基板が得
られる。また、ｎ+ 半導体層形成後に行われるエピタキ
シャル成長時の半導体基板全体の反りによるスリップ欠
陥の拡大現象もなくなり、スリップ欠陥を著しく低減さ
せた半導体基板を得ることができる。
【００１７】このようにして製作した半導体基板を用い
て製作する絶縁ゲート型バイポーラトランジスタ（ＩＧ
ＢＴ）で、阻止特性の漏れ電流も低減することができ、
歩留まりの向上及び信頼性向上を図ることができる。
て製作する絶縁ゲート型バイポーラトランジスタ（ＩＧ
ＢＴ）で、阻止特性の漏れ電流も低減することができ、
歩留まりの向上及び信頼性向上を図ることができる。
【００１８】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて詳細に説明する。
いて詳細に説明する。
【００１９】図１はｎ+ 半導体層１１，１１′を形成す
るため、リンをデポジションした後に行われる本発明の
拡散温度プロファイルを示したものである。
るため、リンをデポジションした後に行われる本発明の
拡散温度プロファイルを示したものである。
【００２０】ｎ- 半導体基板１０（図２(ａ)）の両主面
上にリン（Ｐ）をデポジションした後、石英等でできた
治具にｎ- 半導体基板１０（図２(ａ)）をセットし、室
温に保たれた炉の中に挿入する。このとき、炉内の温度
は室温で、ｎ- 半導体基板１０（図２(ａ)）の温度も室
温であるため、温度差はほとんどなく、温度変化による
熱応力は、ｎ- 半導体基板１０（図２(ａ)）には加わら
ない。
上にリン（Ｐ）をデポジションした後、石英等でできた
治具にｎ- 半導体基板１０（図２(ａ)）をセットし、室
温に保たれた炉の中に挿入する。このとき、炉内の温度
は室温で、ｎ- 半導体基板１０（図２(ａ)）の温度も室
温であるため、温度差はほとんどなく、温度変化による
熱応力は、ｎ- 半導体基板１０（図２(ａ)）には加わら
ない。
【００２１】次に、昇温速度２（１５℃／分）で炉体内
の温度を上昇させ、昇温途中温度３（６５０℃）まで上
昇したところで一時保持し、その後、更に昇温速度４
（１℃／分）でドライブイン温度５（１２００℃）まで
温度を上昇させる。
の温度を上昇させ、昇温途中温度３（６５０℃）まで上
昇したところで一時保持し、その後、更に昇温速度４
（１℃／分）でドライブイン温度５（１２００℃）まで
温度を上昇させる。
【００２２】次に、ドライブ時間８（１５時間）を経た
後、下降温度６（−１℃／分）で温度を降下させ、引き
出し温度７（６５０℃）まで降下した後、石英等ででき
た治具上にセットされたｎ- 半導体基板１０（図２
(ａ)）を炉体外へ引き出す。なお、挿入から引き出しま
で拡散作業中の炉体内の雰囲気は、ガス９（Ｏ2 ＝１リ
ットル／分）で保たれている。このようなプロファイル
の拡散により、スリップ欠陥の発生が極めて少ない、ｎ
- 半導体基板１０（図２(ａ)）の両主面表層部に所望の
深さのｎ+ 半導体層１１，１１′を形成することができ
る（図２(ｂ)）。
後、下降温度６（−１℃／分）で温度を降下させ、引き
出し温度７（６５０℃）まで降下した後、石英等ででき
た治具上にセットされたｎ- 半導体基板１０（図２
(ａ)）を炉体外へ引き出す。なお、挿入から引き出しま
で拡散作業中の炉体内の雰囲気は、ガス９（Ｏ2 ＝１リ
ットル／分）で保たれている。このようなプロファイル
の拡散により、スリップ欠陥の発生が極めて少ない、ｎ
- 半導体基板１０（図２(ａ)）の両主面表層部に所望の
深さのｎ+ 半導体層１１，１１′を形成することができ
る（図２(ｂ)）。
【００２３】次に、図２（ｃ）に示すように、両主表面
表層部にｎ+ 半導体層１１，１１′が形成されたｎ- 半
導体基板（図２(ｂ)）の一方の主表面上に、エピタキシ
ャル成長層１２を形成する。このとき、ｎ- 半導体基板
（図２(ｂ)）は、エピタキシャル成長によって生じる応
力により、反りが発生する。エピタキシャル成長前にｎ
- 半導体基板（図２(ｂ)）にスリップ欠陥が生じている
と、この反りが原因となって、スリップ欠陥を更に拡大
させてしまうが、本発明の製造方法では、拡散作業によ
って発生したスリップ欠陥は極めて少ないため、その現
象は生じない。次に、エピタキシャル成長層１２を形成
した反対の主表面側のｎ+ 半導体層１１′を研削等によ
り完全に除去し、更にエピタキシャル成長層１２を所望
の厚みまで研削した後、半導体基板全体の端面及び両主
面上を加工して仕上げる（図２(ｄ)）。
表層部にｎ+ 半導体層１１，１１′が形成されたｎ- 半
導体基板（図２(ｂ)）の一方の主表面上に、エピタキシ
ャル成長層１２を形成する。このとき、ｎ- 半導体基板
（図２(ｂ)）は、エピタキシャル成長によって生じる応
力により、反りが発生する。エピタキシャル成長前にｎ
- 半導体基板（図２(ｂ)）にスリップ欠陥が生じている
と、この反りが原因となって、スリップ欠陥を更に拡大
させてしまうが、本発明の製造方法では、拡散作業によ
って発生したスリップ欠陥は極めて少ないため、その現
象は生じない。次に、エピタキシャル成長層１２を形成
した反対の主表面側のｎ+ 半導体層１１′を研削等によ
り完全に除去し、更にエピタキシャル成長層１２を所望
の厚みまで研削した後、半導体基板全体の端面及び両主
面上を加工して仕上げる（図２(ｄ)）。
【００２４】以上、図１に示すように、挿入温度１を室
温とする本発明の拡散温度プロファイルを用いれば、図
２(ａ)〜図２(ｄ)に示すような半導体基板製造工程で、
図４に示すスリップ欠陥を格段に低減することができ
る。
温とする本発明の拡散温度プロファイルを用いれば、図
２(ａ)〜図２(ｄ)に示すような半導体基板製造工程で、
図４に示すスリップ欠陥を格段に低減することができ
る。
【００２５】図５（ａ）は本発明の方法により製作した
半導体基板のｘ−線トポグラフによる結晶欠陥観察結果
を示す。このように、スリップ欠陥の極めて少ない半導
体基板を製造することができる。図５（ｂ）は特性不良
分布を示す。基板ウエハ周辺の特性不良チップが少なく
なり、歩留まりが格段に向上した。
半導体基板のｘ−線トポグラフによる結晶欠陥観察結果
を示す。このように、スリップ欠陥の極めて少ない半導
体基板を製造することができる。図５（ｂ）は特性不良
分布を示す。基板ウエハ周辺の特性不良チップが少なく
なり、歩留まりが格段に向上した。
【００２６】
【発明の効果】本発明の半導体基板の製造方法によれ
ば、高耐圧の絶縁ゲート型バイポーラトランジスタ（Ｉ
ＧＢＴ）用に適した、スリップ欠陥の極めて少ない半導
体基板が得られ、製品の品質，歩留まりが向上し、コス
トを低減することができる。
ば、高耐圧の絶縁ゲート型バイポーラトランジスタ（Ｉ
ＧＢＴ）用に適した、スリップ欠陥の極めて少ない半導
体基板が得られ、製品の品質，歩留まりが向上し、コス
トを低減することができる。
【図１】本発明の拡散プロファイルの説明図。
【図２】半導体基板製造工程を示す断面図。
【図３】従来の拡散プロファイルの説明図。
【図４】従来の製造方法による半導体基板ｘ−線トポグ
ラフ，特性不良分布の説明図。
ラフ，特性不良分布の説明図。
【図５】本発明の製造方法による半導体基板ｘ−線トポ
グラフ，特性不良分布の説明図。
グラフ，特性不良分布の説明図。
１，３ａ…挿入温度、２，４…昇温速度、３…昇温途中
温度、５…ドライブイン温度、６…下降温度、７…引き
出し温度、９…ガス。
温度、５…ドライブイン温度、６…下降温度、７…引き
出し温度、９…ガス。
Claims (1)
- 【請求項１】一方の導電型を有し、抵抗率が１００Ωcm
以上の一対の主表面を有する第１の単結晶シリコン基板
の両主面に、前記第１の単結晶シリコン基板と同じ導電
型を有し、シート抵抗が１０〜１００Ω／□である第２
の半導体層を拡散によって形成する第１の工程と、前記
第２の半導体層を有する前記第１の単結晶シリコン基板
の一方の主面に、前記第２の半導体層と反対の導電型を
有し、不純物濃度が前記第２の半導体層の表面不純物濃
度より高い第３の半導体層をエピタキシャル成長により
形成する第２の工程と、前記第１のシリコン基板の他方
の主面に形成した第２の半導体層を研削除去し、前記第
１のシリコン基板の厚さを調整する第３の工程と、前記
第１，第２，第３の半導体層を含む半導体基板の表面を
所定の精度に仕上げる第４の工程からなる半導体基板の
製造方法において、前記第２の半導体層が、前記一方の
導電性を有する不純物をデポジションする工程と、室温
より所定の温度に加熱し、一定時間熱処理する工程と、
徐冷する工程を含むことを特徴とする半導体基板の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1359696A JPH09213946A (ja) | 1996-01-30 | 1996-01-30 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1359696A JPH09213946A (ja) | 1996-01-30 | 1996-01-30 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213946A true JPH09213946A (ja) | 1997-08-15 |
Family
ID=11837595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1359696A Pending JPH09213946A (ja) | 1996-01-30 | 1996-01-30 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213946A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102017203996B4 (de) | 2016-03-11 | 2024-05-29 | Sumco Corporation | p-n-Übergangssiliziumwafer-Herstellungsverfahren |
-
1996
- 1996-01-30 JP JP1359696A patent/JPH09213946A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102017203996B4 (de) | 2016-03-11 | 2024-05-29 | Sumco Corporation | p-n-Übergangssiliziumwafer-Herstellungsverfahren |
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