JPS6329407B2 - - Google Patents
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- JPS6329407B2 JPS6329407B2 JP57190205A JP19020582A JPS6329407B2 JP S6329407 B2 JPS6329407 B2 JP S6329407B2 JP 57190205 A JP57190205 A JP 57190205A JP 19020582 A JP19020582 A JP 19020582A JP S6329407 B2 JPS6329407 B2 JP S6329407B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特に金拡散法
を利用してトランジスタ、ダイオード等のスイツ
チング速度を速くした半導体装置の製造方法に関
する。
を利用してトランジスタ、ダイオード等のスイツ
チング速度を速くした半導体装置の製造方法に関
する。
従来から、トランジスタ、ダイオードのスイツ
チング速度を改善する方法として、金拡散法が広
く行なわれている。これは、Si結晶格子構造中に
金を導入し、金の原子をトラツプとして、少数キ
ヤリアのライフタイムを短くするものである。
チング速度を改善する方法として、金拡散法が広
く行なわれている。これは、Si結晶格子構造中に
金を導入し、金の原子をトラツプとして、少数キ
ヤリアのライフタイムを短くするものである。
従来の金拡散方法について、第１図ａ，ｂを参
照して説明する。まず第１図ａに示す様に、Ｐ型
シリコン原基板１の上に、例えばＮ型コレクタ層
２をエピタキシヤル成長法により形成し、このエ
ピタキシヤル層２の中にＰ型ベース層３、ベース
層３の中にN+エミツタ層４、および、上面にSi
酸化膜５を形成する。なお、シリコン基板裏面の
薄膜７は、100〜300Åのナチユラルオキサイドで
ある。次に、第１図ｂに示す様に、Si基板裏面に
金薄膜層６を真空蒸着法又はスパツタ法にて被着
する。次に、上述の工程を経たSi基板を温度900
〜1200℃のN2ガス拡散炉内へ300cm／sec程度の
速度で急速に入炉し、炉内で10〜15分間保持し、
金がSi基板中へ拡散した後、炉から300cm／sec程
度の速度で急速に引き出すことにより急冷する。
この急熱、急冷によりSi結晶構造中に金が導入さ
れ、Si中の金濃度分布は第２図に示す様に、表、
裏両面の最上層で約1018cm-3の、ほぼ満足できる
金拡散が行なわれる。
照して説明する。まず第１図ａに示す様に、Ｐ型
シリコン原基板１の上に、例えばＮ型コレクタ層
２をエピタキシヤル成長法により形成し、このエ
ピタキシヤル層２の中にＰ型ベース層３、ベース
層３の中にN+エミツタ層４、および、上面にSi
酸化膜５を形成する。なお、シリコン基板裏面の
薄膜７は、100〜300Åのナチユラルオキサイドで
ある。次に、第１図ｂに示す様に、Si基板裏面に
金薄膜層６を真空蒸着法又はスパツタ法にて被着
する。次に、上述の工程を経たSi基板を温度900
〜1200℃のN2ガス拡散炉内へ300cm／sec程度の
速度で急速に入炉し、炉内で10〜15分間保持し、
金がSi基板中へ拡散した後、炉から300cm／sec程
度の速度で急速に引き出すことにより急冷する。
この急熱、急冷によりSi結晶構造中に金が導入さ
れ、Si中の金濃度分布は第２図に示す様に、表、
裏両面の最上層で約1018cm-3の、ほぼ満足できる
金拡散が行なわれる。
しかし、従来の金拡散によれば、金拡散の熱処
理の際にSi酸化膜とSiとの熱膨張係数の違いによ
りSi中に歪を生じ、結晶欠陥が発生し易く、特に
ウエハ径が大口径になるほど顕著となり、この結
晶欠陥により、ダイオード、トランジスタ素子の
接合リーク電流が多くなり、ウエーハの製造歩留
まりが悪くなるという欠点があつた。
理の際にSi酸化膜とSiとの熱膨張係数の違いによ
りSi中に歪を生じ、結晶欠陥が発生し易く、特に
ウエハ径が大口径になるほど顕著となり、この結
晶欠陥により、ダイオード、トランジスタ素子の
接合リーク電流が多くなり、ウエーハの製造歩留
まりが悪くなるという欠点があつた。
本発明の目的は、大口径のウエハに対しても、
金拡散の際の結晶欠陥の発生が抑えられ、スイツ
チング速度の改善された半導体装置を高歩留まり
で製造できる製造方法を提供するにある。
金拡散の際の結晶欠陥の発生が抑えられ、スイツ
チング速度の改善された半導体装置を高歩留まり
で製造できる製造方法を提供するにある。
本発明の半導体装置の製造方法は、半導体基板
の一主面にトランジスタ、ダイオード等の素子を
形成する工程と、前記半導体基板の他の主面に形
成されているナチユラルオキサイドをエツチング
除去する工程と、前記他の主面に金薄膜を被着す
る工程と、前記半導体基板を温度900〜1200℃の
拡散炉内の高温炉帯まで100〜300℃／分の速度で
入炉し所定時間保持した後、5000℃／秒程度の速
度で出炉して金拡散を行う工程とを含んでいる。
の一主面にトランジスタ、ダイオード等の素子を
形成する工程と、前記半導体基板の他の主面に形
成されているナチユラルオキサイドをエツチング
除去する工程と、前記他の主面に金薄膜を被着す
る工程と、前記半導体基板を温度900〜1200℃の
拡散炉内の高温炉帯まで100〜300℃／分の速度で
入炉し所定時間保持した後、5000℃／秒程度の速
度で出炉して金拡散を行う工程とを含んでいる。
本発明の方法では、トランジスタなどの素子を
形成した基板の裏面に、金拡散のための金薄膜を
被着する前に、酸処理を行うことにより、該裏面
に形成されているナチユラルオキサイドを除去
し、それから金薄膜を被着している。その結果、
従来急熱によらなければ満足な金拡散が得られな
かつたのに対し、徐熱によつても従来と同等の金
拡散を、結晶欠陥の発生を伴なうことなしに容易
に可能としているのである。
形成した基板の裏面に、金拡散のための金薄膜を
被着する前に、酸処理を行うことにより、該裏面
に形成されているナチユラルオキサイドを除去
し、それから金薄膜を被着している。その結果、
従来急熱によらなければ満足な金拡散が得られな
かつたのに対し、徐熱によつても従来と同等の金
拡散を、結晶欠陥の発生を伴なうことなしに容易
に可能としているのである。
つぎに本発明を実施例により説明する。
第３図ａないしｃは本発明の一実施例の製造工
程を説明するための仕掛り基板の断面図である。
まず第３図ａのように、Ｐ型Si原基板１の上に、
Ｎ型エピタキシヤル層（コレクタ層でもある）２
をエピタキシヤル成長法により形成し、つぎに、
エピタキシヤル層２の中にＰ型ベース層３を、Ｐ
型ベース層３の中にN+エミツタ層４を形成する。
５はSi酸化膜、７は基板裏面のナチユラルオキサ
イドである。つぎに、上記工程を経たSi基板全体
をバツフアドHFに30秒程度浸し、第３図ｂのよ
うに、Si基板裏面に形成されているナチユラルオ
キサイド７を除去する。つぎに第３図ｃのよう
に、Si基板裏面に金薄膜６を被着する。
程を説明するための仕掛り基板の断面図である。
まず第３図ａのように、Ｐ型Si原基板１の上に、
Ｎ型エピタキシヤル層（コレクタ層でもある）２
をエピタキシヤル成長法により形成し、つぎに、
エピタキシヤル層２の中にＰ型ベース層３を、Ｐ
型ベース層３の中にN+エミツタ層４を形成する。
５はSi酸化膜、７は基板裏面のナチユラルオキサ
イドである。つぎに、上記工程を経たSi基板全体
をバツフアドHFに30秒程度浸し、第３図ｂのよ
うに、Si基板裏面に形成されているナチユラルオ
キサイド７を除去する。つぎに第３図ｃのよう
に、Si基板裏面に金薄膜６を被着する。
つぎに、前記基板を専用の石英ボートにセツト
した後、不活性ガス導入管が設けられている一端
と、開放されている他端とを有する炉芯管を備え
た拡散炉内に石英ボートを挿入する。炉芯管内に
は、中央部に温度900〜1200℃の一定温度に保た
れた約70cmの長さの高温炉帯と、高温炉帯の両側
にそれぞれ約60cmの長さの、高温炉帯よりも温度
の低い温度遷移領域が形成されている。そして、
高温炉帯から開口端側に向つて温度はほぼ直線的
に低下し、炉芯管の開口端は室温となつている。
この拡散炉内に、ボート速度５〜20cm／minのゆ
つくりした速度で入炉する。このときの炉芯管内
にまわり込んでくる大気によるSi酸化膜の形成を
防止するための不活性ガスN2の流量は、10〜20
／minと十分多くしてやる。したがつて、Ｐ型
Si原基板１と金薄膜６との界面にはSi酸化膜が形
成されず、Si中への金の拡散が容易な状態で石英
ボートは炉芯管内に到達する。つぎに高温炉帯に
５〜10分間保持し、金がシリコン中へ十分拡散さ
れた後、石英ボート速度300cm／sec程度で急速に
出炉し、Siウエハを急冷することにより、シリコ
ン結晶中に金を導入する。この結果、シリコン中
の金濃度は1015ATM／cm3程度となり、この様に
して拡散された金の濃度プロフアイルは第２図に
示す、従来の急熱方法によるプロフイルと全く変
わらず、金のライフ・タイムキラーとしての働き
は全くそこなわれない。
した後、不活性ガス導入管が設けられている一端
と、開放されている他端とを有する炉芯管を備え
た拡散炉内に石英ボートを挿入する。炉芯管内に
は、中央部に温度900〜1200℃の一定温度に保た
れた約70cmの長さの高温炉帯と、高温炉帯の両側
にそれぞれ約60cmの長さの、高温炉帯よりも温度
の低い温度遷移領域が形成されている。そして、
高温炉帯から開口端側に向つて温度はほぼ直線的
に低下し、炉芯管の開口端は室温となつている。
この拡散炉内に、ボート速度５〜20cm／minのゆ
つくりした速度で入炉する。このときの炉芯管内
にまわり込んでくる大気によるSi酸化膜の形成を
防止するための不活性ガスN2の流量は、10〜20
／minと十分多くしてやる。したがつて、Ｐ型
Si原基板１と金薄膜６との界面にはSi酸化膜が形
成されず、Si中への金の拡散が容易な状態で石英
ボートは炉芯管内に到達する。つぎに高温炉帯に
５〜10分間保持し、金がシリコン中へ十分拡散さ
れた後、石英ボート速度300cm／sec程度で急速に
出炉し、Siウエハを急冷することにより、シリコ
ン結晶中に金を導入する。この結果、シリコン中
の金濃度は1015ATM／cm3程度となり、この様に
して拡散された金の濃度プロフアイルは第２図に
示す、従来の急熱方法によるプロフイルと全く変
わらず、金のライフ・タイムキラーとしての働き
は全くそこなわれない。
本発明では、拡散炉への入炉時の石英ボートの
速度を小さくすることによりSiウエハの徐熱を行
つているが、高温炉帯が金拡散温度より低温状態
の炉内にSiウエハを入炉後、高温炉帯の温度を金
拡散温度に上昇させることによつても同様の効果
が得られる。
速度を小さくすることによりSiウエハの徐熱を行
つているが、高温炉帯が金拡散温度より低温状態
の炉内にSiウエハを入炉後、高温炉帯の温度を金
拡散温度に上昇させることによつても同様の効果
が得られる。
上述のとおり、金蒸着前にSiウエハの酸処理を
行い、炉の不活性ガス流量を多くして金拡散を徐
熱して行うという簡単な方法により、ウエハサイ
ズが大きくても、Si結晶欠陥の発生が非常に少な
くなり、従つて接合リーク電流の少ない素子を形
成でき、スイツチング速度の速い高品質の半導体
装置を高歩留まりで製造できる。
行い、炉の不活性ガス流量を多くして金拡散を徐
熱して行うという簡単な方法により、ウエハサイ
ズが大きくても、Si結晶欠陥の発生が非常に少な
くなり、従つて接合リーク電流の少ない素子を形
成でき、スイツチング速度の速い高品質の半導体
装置を高歩留まりで製造できる。
第１図ａ，ｂは従来の製造方法を説明するため
の工程順の仕掛り品Si基板の断面図、第２図は基
板の厚さ方向の金濃度分布を示すグラフ、第３図
ａないしｃは本発明の一実施例を説明するための
工程順の仕掛品Si基板の断面図である。 １……Ｐ型Si原基板、２……Ｎ型エピタキシヤ
ル層（コレクタ層）、３……Ｐ型ベース層、４…
…N+エミツタ層、５……Si酸化膜、６……金薄
膜、７……ナチユラルオキサイド。
の工程順の仕掛り品Si基板の断面図、第２図は基
板の厚さ方向の金濃度分布を示すグラフ、第３図
ａないしｃは本発明の一実施例を説明するための
工程順の仕掛品Si基板の断面図である。 １……Ｐ型Si原基板、２……Ｎ型エピタキシヤ
ル層（コレクタ層）、３……Ｐ型ベース層、４…
…N+エミツタ層、５……Si酸化膜、６……金薄
膜、７……ナチユラルオキサイド。
Claims (1)
- １ 半導体基板の一主面にトランジスタ、ダイオ
ード等の素子を形成する工程と、前記半導体基板
の他の主面に形成されているナチユラルオキサイ
ドをエツチング除去する工程と、前記他の主面に
金薄膜を被着する工程と、前記半導体基板を温度
900〜1200℃の拡散炉内の高温炉帯まで100〜300
℃／分の速度で入炉し所定時間保持した後、5000
℃／秒程度の速度で出炉して金拡散を行う工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19020582A JPS5979532A (ja) | 1982-10-29 | 1982-10-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19020582A JPS5979532A (ja) | 1982-10-29 | 1982-10-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5979532A JPS5979532A (ja) | 1984-05-08 |
| JPS6329407B2 true JPS6329407B2 (ja) | 1988-06-14 |
Family
ID=16254206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19020582A Granted JPS5979532A (ja) | 1982-10-29 | 1982-10-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979532A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63249332A (ja) * | 1987-04-06 | 1988-10-17 | Toshiba Corp | 半導体装置の製造方法 |
-
1982
- 1982-10-29 JP JP19020582A patent/JPS5979532A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5979532A (ja) | 1984-05-08 |
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