JP3207146B2 - 半導体装置の製法 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66295—Silicon vertical transistors with main current going through the whole silicon substrate, e.g. power bipolar transistor
- H01L29/66303—Silicon vertical transistors with main current going through the whole silicon substrate, e.g. power bipolar transistor with multi-emitter, e.g. interdigitated, multi-cellular or distributed emitter
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
- C30B25/02—Epitaxial-layer growth
- C30B25/18—Epitaxial-layer growth characterised by the substrate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
Description
【０００１】
【発明の属する技術分野】本発明は、ダイオード、トラ
ンジスタ、サイリスタ、絶縁ゲートバイポーラトランジ
スタ（ＩＧＢＴ）、ＭＯＳＦＥＴなどの半導体装置であ
って、高速スイッチング特性を有すると共に高い電気的
特性を有する半導体装置の製法に関する。
ンジスタ、サイリスタ、絶縁ゲートバイポーラトランジ
スタ（ＩＧＢＴ）、ＭＯＳＦＥＴなどの半導体装置であ
って、高速スイッチング特性を有すると共に高い電気的
特性を有する半導体装置の製法に関する。
【０００２】
【従来の技術】ｐｎ接合を有する半導体装置で高速のス
イッチング応答特性を得るため、金や白金などの重金属
を拡散させたり、電子線、Ｘ線、プロトンなどの粒子線
を照射することにより少数キャリアのライフタイムを低
減させる方法が知られている。
イッチング応答特性を得るため、金や白金などの重金属
を拡散させたり、電子線、Ｘ線、プロトンなどの粒子線
を照射することにより少数キャリアのライフタイムを低
減させる方法が知られている。
【０００３】
【発明が解決しようとする課題】半導体層に金や白金な
どの重金属を拡散させる方法は、古くから研究されてい
るが、拡散量の制御と均一化が難しいため、トランジス
タなどでは電流増幅率と蓄積時間との相関（ｈFE−ｔ
stg ）があまりよくないという問題がある。さらに、後
処理の炉などの装置汚染の防止に注意する必要がありプ
ロセス上の管理も大変である。
どの重金属を拡散させる方法は、古くから研究されてい
るが、拡散量の制御と均一化が難しいため、トランジス
タなどでは電流増幅率と蓄積時間との相関（ｈFE−ｔ
stg ）があまりよくないという問題がある。さらに、後
処理の炉などの装置汚染の防止に注意する必要がありプ
ロセス上の管理も大変である。
【０００４】また、粒子線を照射する方法は高いエネル
ギーをもつ粒子線が半導体層内の結晶に欠陥を生じさ
せ、深い準位を形成することによりキャリアのライフタ
イムを低減させるものである。これらの結晶欠陥は比較
的低温の熱処理でキャリアのライフタイムが元の状態に
戻り、効果がなくなってしまうため、半導体装置の製造
工程中、後半に処理しなければならないという制約があ
る。
ギーをもつ粒子線が半導体層内の結晶に欠陥を生じさ
せ、深い準位を形成することによりキャリアのライフタ
イムを低減させるものである。これらの結晶欠陥は比較
的低温の熱処理でキャリアのライフタイムが元の状態に
戻り、効果がなくなってしまうため、半導体装置の製造
工程中、後半に処理しなければならないという制約があ
る。
【０００５】本発明はこのような問題を解決し、重金属
を拡散したり粒子線を照射するなどの製造プロセス上の
問題を生じさせないで、安定して高速スイッチング特性
を有する半導体装置の製法を提供することを目的とす
る。
を拡散したり粒子線を照射するなどの製造プロセス上の
問題を生じさせないで、安定して高速スイッチング特性
を有する半導体装置の製法を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明者らは高速のスイ
ッチング特性を安定した状態で得られる半導体装置を得
るために鋭意検討を重ねた結果、鏡面仕上げをしないで
表面に凹凸の存在するウェハ上に半導体層をエピタキシ
ャル成長することにより、適度な結晶欠陥を有する半導
体層が成長され、しかもその後の温度上昇を伴う製造工
程においても結晶欠陥が余り減らず、さらに急速加熱お
よび急速冷却による熱処理を施すことにより結晶欠陥を
安定させることができ、電気特性に問題を生じることな
くスイッチング速度を速くすることができることを見出
した。
ッチング特性を安定した状態で得られる半導体装置を得
るために鋭意検討を重ねた結果、鏡面仕上げをしないで
表面に凹凸の存在するウェハ上に半導体層をエピタキシ
ャル成長することにより、適度な結晶欠陥を有する半導
体層が成長され、しかもその後の温度上昇を伴う製造工
程においても結晶欠陥が余り減らず、さらに急速加熱お
よび急速冷却による熱処理を施すことにより結晶欠陥を
安定させることができ、電気特性に問題を生じることな
くスイッチング速度を速くすることができることを見出
した。
【０００７】本発明の半導体装置の製法は、鏡面仕上げ
をしないでサブウェハの表面をマイクロラフネスで０.
０１〜０.５μｍの表面粗さに形成し、該サブウェハの
表面に半導体層をエピタキシャル成長し、該エピタキシ
ャル成長された半導体層に導電形の異なる不純物を導入
して少なくともｐｎ接合部を形成し、さらに製造過程の
いずれかの工程で急速加熱および急速冷却による熱処理
を施すことを特徴とする。
をしないでサブウェハの表面をマイクロラフネスで０.
０１〜０.５μｍの表面粗さに形成し、該サブウェハの
表面に半導体層をエピタキシャル成長し、該エピタキシ
ャル成長された半導体層に導電形の異なる不純物を導入
して少なくともｐｎ接合部を形成し、さらに製造過程の
いずれかの工程で急速加熱および急速冷却による熱処理
を施すことを特徴とする。
【０００８】ここに鏡面仕上げをしないサブウェハと
は、たとえばインゴットからウェハにスライスした後
に、ウェットのケミカルエッチングのみにより表面処理
を行ったり、研磨材により研磨をする場合でも最終の研
磨を２μｍより大きい研磨材を使用して研磨することに
より得られるもので、従来行われている最終仕上げに２
μｍ以下の研磨材による研磨を行わないことにより得ら
れるウェハを意味し、マイクロラフネスとは、図３に示
されるように、５００μｍ程度の範囲で山谷の最大変化
の値を意味する。また、急速加熱（ｒａｐｉｄ ｔｈｅ
ｒｍａｌ ａｎｎｅａｌ；ＲＴＡ）および急速冷却によ
る熱処理とは、温度の上昇速度が早い加熱および温度の
下降速度が早い冷却による熱処理を意味し、たとえば常
温から８５０℃程度まで加熱するのに１分程度以内で上
昇でき、冷却も同程度で下降させることができる熱処理
を意味するもので、熱容量が小さいボートなどに乗せて
所定温度の加熱炉に急激に入れる方法のほか、赤外線ラ
ンプ、放電灯、レーザビームなどの光ランプ、高周波照
射などにより加熱する方法でもよい。
は、たとえばインゴットからウェハにスライスした後
に、ウェットのケミカルエッチングのみにより表面処理
を行ったり、研磨材により研磨をする場合でも最終の研
磨を２μｍより大きい研磨材を使用して研磨することに
より得られるもので、従来行われている最終仕上げに２
μｍ以下の研磨材による研磨を行わないことにより得ら
れるウェハを意味し、マイクロラフネスとは、図３に示
されるように、５００μｍ程度の範囲で山谷の最大変化
の値を意味する。また、急速加熱（ｒａｐｉｄ ｔｈｅ
ｒｍａｌ ａｎｎｅａｌ；ＲＴＡ）および急速冷却によ
る熱処理とは、温度の上昇速度が早い加熱および温度の
下降速度が早い冷却による熱処理を意味し、たとえば常
温から８５０℃程度まで加熱するのに１分程度以内で上
昇でき、冷却も同程度で下降させることができる熱処理
を意味するもので、熱容量が小さいボートなどに乗せて
所定温度の加熱炉に急激に入れる方法のほか、赤外線ラ
ンプ、放電灯、レーザビームなどの光ランプ、高周波照
射などにより加熱する方法でもよい。
【０００９】サブウェハの表面にウェットの化学処理を
施すことにより前記サブウェハの表面を形成し、該表面
に前記半導体層をエピタキシャル成長することにより、
ウェットのケミカルエッチングだけでウェハの表面処理
を行うことができるため短時間で処理をすることがで
き、時間のかかる研磨を行うことなくスイッチング速度
の速い半導体装置が得られる。
施すことにより前記サブウェハの表面を形成し、該表面
に前記半導体層をエピタキシャル成長することにより、
ウェットのケミカルエッチングだけでウェハの表面処理
を行うことができるため短時間で処理をすることがで
き、時間のかかる研磨を行うことなくスイッチング速度
の速い半導体装置が得られる。
【００１０】具体的には、前記熱処理を７００〜９００
℃で行うことができる。
℃で行うことができる。
【００１１】
【発明の実施の形態】つぎに図面を参照しながら本発明
の半導体装置の製法について説明をする。
の半導体装置の製法について説明をする。
【００１２】本発明の半導体装置の製法は、まず図１
（ａ）に示されるように、表面粗さがマイクロラフネス
で０.００１〜０.５μｍ程度、さらに好ましくは０.０
１〜０.５μｍ程度になるように、たとえばインゴット
からスライスされた後のサブウェハ１の一方のスライス
面１ａを１０μｍ以上、好ましくは５０〜１５０μｍ程
度、さらに好ましくは８０〜１２０μｍ程度の厚さだけ
ウェットによるケミカルエッチングを行う。なお、図１
ではサブウェハ１の表面の粗さを誇張して書いてある。
スライスされたままのサブウェハ１の表面は非常に粗い
が、ウェットエッチングの量を多くするほど表面が平坦
化され、スライスされた状態の粗さに応じてエッチング
量を調整することにより、前述の表面粗さが得られる。
ウェットによるケミカルエッチングによらない場合で
も、またはある程度のケミカルエッチングを行った後に
研磨材により研磨する場合でも、２μｍ以上の径の研磨
材により研磨することにより、前述の凹凸の表面が得ら
れる。この凹凸は、たとえば表面にプローブを接触させ
るプローブ法やレーザ光の反射率を測定することにより
その値を知ることが出来る。この方法で測定したときの
従来の鏡面仕上げの表面粗さはマイクロラフネスで０.
１ｎｍ以下である。
（ａ）に示されるように、表面粗さがマイクロラフネス
で０.００１〜０.５μｍ程度、さらに好ましくは０.０
１〜０.５μｍ程度になるように、たとえばインゴット
からスライスされた後のサブウェハ１の一方のスライス
面１ａを１０μｍ以上、好ましくは５０〜１５０μｍ程
度、さらに好ましくは８０〜１２０μｍ程度の厚さだけ
ウェットによるケミカルエッチングを行う。なお、図１
ではサブウェハ１の表面の粗さを誇張して書いてある。
スライスされたままのサブウェハ１の表面は非常に粗い
が、ウェットエッチングの量を多くするほど表面が平坦
化され、スライスされた状態の粗さに応じてエッチング
量を調整することにより、前述の表面粗さが得られる。
ウェットによるケミカルエッチングによらない場合で
も、またはある程度のケミカルエッチングを行った後に
研磨材により研磨する場合でも、２μｍ以上の径の研磨
材により研磨することにより、前述の凹凸の表面が得ら
れる。この凹凸は、たとえば表面にプローブを接触させ
るプローブ法やレーザ光の反射率を測定することにより
その値を知ることが出来る。この方法で測定したときの
従来の鏡面仕上げの表面粗さはマイクロラフネスで０.
１ｎｍ以下である。
【００１３】つぎに、図１（ｂ）に示されるように、そ
のサブウェハ１の表面１ａに、たとえばｎ形のＳｉをエ
ピタキシャル成長して半導体層２をたとえば１０〜６０
μｍ程度成長する。このエピタキシャル成長する半導体
層２の厚さは、目的の半導体装置により異なるが、たと
えばパワートランジスタを製造する場合は３０μｍ程度
の厚さに成長する。この半導体層２のエピタキシャル成
長される厚さが薄い場合は、前述の表面粗さの範囲の中
でも小さい表面粗さになるようにサブウェハ１の表面処
理がなされていることが好ましい。これは、エピタキシ
ャル成長層の厚さが厚くなるほど表面側で凹凸がなくな
り、結晶欠陥も少なくなるが、成長層が薄すぎるとその
凹凸が充分に平坦化されないで、結晶欠陥が多すぎてデ
バイスの電気特性が低下するためである。
のサブウェハ１の表面１ａに、たとえばｎ形のＳｉをエ
ピタキシャル成長して半導体層２をたとえば１０〜６０
μｍ程度成長する。このエピタキシャル成長する半導体
層２の厚さは、目的の半導体装置により異なるが、たと
えばパワートランジスタを製造する場合は３０μｍ程度
の厚さに成長する。この半導体層２のエピタキシャル成
長される厚さが薄い場合は、前述の表面粗さの範囲の中
でも小さい表面粗さになるようにサブウェハ１の表面処
理がなされていることが好ましい。これは、エピタキシ
ャル成長層の厚さが厚くなるほど表面側で凹凸がなくな
り、結晶欠陥も少なくなるが、成長層が薄すぎるとその
凹凸が充分に平坦化されないで、結晶欠陥が多すぎてデ
バイスの電気特性が低下するためである。
【００１４】ついで、図１（ｃ）に示されるように、ｐ
形不純物などを拡散またはイオン注入などにより導入
し、ベース領域３を形成し、さらにｎ形不純物を同様に
導入してエミッタ領域４を形成することにより、トラン
ジスタをサブウェハ１にマトリクス状に形成する。
形不純物などを拡散またはイオン注入などにより導入
し、ベース領域３を形成し、さらにｎ形不純物を同様に
導入してエミッタ領域４を形成することにより、トラン
ジスタをサブウェハ１にマトリクス状に形成する。
【００１５】この後、またはこの前の製造工程中のたと
えばベース領域形成後に１分程度で６５０〜１１５０℃
程度に昇温した炉に入れて急速に温度上昇をさせて１０
分程度放置する急速加熱処理を行い、さらにその炉から
１分程度で室温に取り出して冷却する急速冷却を行う。
この急速加熱および急速冷却による熱処理は、このよう
に所定の温度に上昇させた炉中に熱容量の小さいボート
などに乗せて高スピードで出し入れすることによりでき
るし、また、サブウェハに直接赤外線ランプ、放電灯、
レーザビームなどの光ランプや、高周波照射などの熱線
の照射による加熱により行うことができる。要は、急速
加熱処理装置により１分程度以内で６５０〜１１５０℃
程度の内の所定の温度になるように加熱し、その温度で
１秒または数秒〜１０分程度熱処理を施すことができれ
ばよい。この急速加熱および急速冷却は、後述する結晶
欠陥が拡散処理や熱酸化膜の生成などにより修復される
のを、熱衝撃により元の結晶欠陥の状態に戻すためのも
ので、拡散処理などの高温の熱処理が終わった後に行う
のが好ましい。しかし、後述するように、結晶欠陥のベ
ースがサブウェハ１の表面の凹凸に基づく機械的なもの
であるため、熱処理によっても結晶欠陥がなくなること
はなく、また急速加熱による熱ショックにより一層結晶
欠陥を確実のものとすることができるため、後の工程で
なくても充分に効果がある。
えばベース領域形成後に１分程度で６５０〜１１５０℃
程度に昇温した炉に入れて急速に温度上昇をさせて１０
分程度放置する急速加熱処理を行い、さらにその炉から
１分程度で室温に取り出して冷却する急速冷却を行う。
この急速加熱および急速冷却による熱処理は、このよう
に所定の温度に上昇させた炉中に熱容量の小さいボート
などに乗せて高スピードで出し入れすることによりでき
るし、また、サブウェハに直接赤外線ランプ、放電灯、
レーザビームなどの光ランプや、高周波照射などの熱線
の照射による加熱により行うことができる。要は、急速
加熱処理装置により１分程度以内で６５０〜１１５０℃
程度の内の所定の温度になるように加熱し、その温度で
１秒または数秒〜１０分程度熱処理を施すことができれ
ばよい。この急速加熱および急速冷却は、後述する結晶
欠陥が拡散処理や熱酸化膜の生成などにより修復される
のを、熱衝撃により元の結晶欠陥の状態に戻すためのも
ので、拡散処理などの高温の熱処理が終わった後に行う
のが好ましい。しかし、後述するように、結晶欠陥のベ
ースがサブウェハ１の表面の凹凸に基づく機械的なもの
であるため、熱処理によっても結晶欠陥がなくなること
はなく、また急速加熱による熱ショックにより一層結晶
欠陥を確実のものとすることができるため、後の工程で
なくても充分に効果がある。
【００１６】この後、図示していないが、ウェハの表面
の絶縁膜にコンタクト孔を形成し、スパッタリング法ま
たは真空蒸着法などによりアルミニウムなどの電極用金
属を被膜し、パターニングすることにより電極を形成す
る。そして、各チップに分割することにより、本発明の
半導体装置が得られる。
の絶縁膜にコンタクト孔を形成し、スパッタリング法ま
たは真空蒸着法などによりアルミニウムなどの電極用金
属を被膜し、パターニングすることにより電極を形成す
る。そして、各チップに分割することにより、本発明の
半導体装置が得られる。
【００１７】本発明によれば、ウェハ状の半導体基板で
あるサブウェハの状態で表面を鏡面仕上げをしない凹凸
のある状態で半導体層をエピタキシャル成長している。
そのため、エピタキシャル成長する半導体層は完全な結
晶状態にならず、結晶欠陥が発生する。この結晶欠陥が
余り多すぎるとトランジスタなどの電気特性が悪化する
が、前述の凹凸がマイクロラフネスで０.００１〜０.５
μｍ程度であれば電気特性に何等の異常を来さないこと
が分った。一方、この結晶欠陥は、キャリアの再結合中
心となって少数キャリアの寿命を短くする。これはトラ
ンジスタなどで従来から重金属の拡散や電子線などの照
射によりキャリアの再結合中心を形成して少数キャリア
の寿命τを短くし、スイッチング速度を速くする方法が
用いられているが、それと同じ作用をする。
あるサブウェハの状態で表面を鏡面仕上げをしない凹凸
のある状態で半導体層をエピタキシャル成長している。
そのため、エピタキシャル成長する半導体層は完全な結
晶状態にならず、結晶欠陥が発生する。この結晶欠陥が
余り多すぎるとトランジスタなどの電気特性が悪化する
が、前述の凹凸がマイクロラフネスで０.００１〜０.５
μｍ程度であれば電気特性に何等の異常を来さないこと
が分った。一方、この結晶欠陥は、キャリアの再結合中
心となって少数キャリアの寿命を短くする。これはトラ
ンジスタなどで従来から重金属の拡散や電子線などの照
射によりキャリアの再結合中心を形成して少数キャリア
の寿命τを短くし、スイッチング速度を速くする方法が
用いられているが、それと同じ作用をする。
【００１８】スイッチング速度を大きく左右する蓄積時
間ｔstg は次式で表される。 ｔstg ＝τ・ｌｎ［ＩB ・τ／Ｑs ］ （１） ここで、τはベースに注入される少数キャリアの寿命、
Ｑs は飽和モードになるベース電荷、ＩB はベース電流
をそれぞれ示す。上式（１）から、蓄積時間ｔst g は少
数キャリアの寿命τに依存していることが分る。本発明
では、前述のようにサブウェハの凹凸により結晶欠陥が
生じて捕獲中心や再結合中心となるため、前述の少数キ
ャリアの寿命τが短くなる。その結果、蓄積時間ｔstg
が小さくなる。
間ｔstg は次式で表される。 ｔstg ＝τ・ｌｎ［ＩB ・τ／Ｑs ］ （１） ここで、τはベースに注入される少数キャリアの寿命、
Ｑs は飽和モードになるベース電荷、ＩB はベース電流
をそれぞれ示す。上式（１）から、蓄積時間ｔst g は少
数キャリアの寿命τに依存していることが分る。本発明
では、前述のようにサブウェハの凹凸により結晶欠陥が
生じて捕獲中心や再結合中心となるため、前述の少数キ
ャリアの寿命τが短くなる。その結果、蓄積時間ｔstg
が小さくなる。
【００１９】本発明による結晶欠陥に基づく再結合中心
は、半導体層をエピタキシャル成長する際の基板表面の
凹凸に基づく機械的な形状により生ずるものである。そ
のため、その後のアニール処理などによっても修復され
にくい。すなわち不純物の拡散やアニール処理が種々の
工程で行われるが、従来の重金属の拡散や電子線照射な
どに基づく結晶欠陥のように後発的に結晶欠陥を生じさ
せるものと異なり、機械的形状に基づき結晶欠陥を生じ
させているものであるため、その後の拡散工程やアニー
ル処理により元に戻って修復されてしまうということが
少ない。それでも長い時間拡散工程などの熱処理がなさ
れると、幾らかは修復されて結晶欠陥が少なくなる。こ
の場合でも凹凸という機械的構造そのものは変化しない
ため、急速加熱および急速冷却による熱ショックを与え
る熱処理をすることにより、凹凸に基づく結晶欠陥を再
び引き起こすことができるし、熱ショックが与えられた
半導体層ではその後のアニール処理によっても一層結晶
欠陥の修復が起きにくくなる。したがって、急速加熱の
熱処理をすることにより、安定した再結合中心を確保す
ることができ、早くて安定したスイッチング時間の半導
体装置が得られる。
は、半導体層をエピタキシャル成長する際の基板表面の
凹凸に基づく機械的な形状により生ずるものである。そ
のため、その後のアニール処理などによっても修復され
にくい。すなわち不純物の拡散やアニール処理が種々の
工程で行われるが、従来の重金属の拡散や電子線照射な
どに基づく結晶欠陥のように後発的に結晶欠陥を生じさ
せるものと異なり、機械的形状に基づき結晶欠陥を生じ
させているものであるため、その後の拡散工程やアニー
ル処理により元に戻って修復されてしまうということが
少ない。それでも長い時間拡散工程などの熱処理がなさ
れると、幾らかは修復されて結晶欠陥が少なくなる。こ
の場合でも凹凸という機械的構造そのものは変化しない
ため、急速加熱および急速冷却による熱ショックを与え
る熱処理をすることにより、凹凸に基づく結晶欠陥を再
び引き起こすことができるし、熱ショックが与えられた
半導体層ではその後のアニール処理によっても一層結晶
欠陥の修復が起きにくくなる。したがって、急速加熱の
熱処理をすることにより、安定した再結合中心を確保す
ることができ、早くて安定したスイッチング時間の半導
体装置が得られる。
【００２０】インゴットからスライスした状態のウェハ
に前述のウェットのケミカルエッチングにより１２０μ
ｍ程度のエッチングを行ったウェハを用いて、パワート
ランジスタを製造した場合の蓄積時間と直流電流増幅率
ｈFEの関係を従来の鏡面仕上げをしたウェハを用いて製
造したパワートランジスタと比較して図２に示す。図２
は横軸が直流電流増幅率ｈFEで、縦軸が蓄積時間ｔstg
を示し、Ｐが本発明、Ｑが従来のトランジスタを示す。
本発明によれば、従来の鏡面仕上げのウェハを用いて製
造したトランジスタより蓄積時間が小さくなっており、
スイッチング時間が短くなっていることが分る。
に前述のウェットのケミカルエッチングにより１２０μ
ｍ程度のエッチングを行ったウェハを用いて、パワート
ランジスタを製造した場合の蓄積時間と直流電流増幅率
ｈFEの関係を従来の鏡面仕上げをしたウェハを用いて製
造したパワートランジスタと比較して図２に示す。図２
は横軸が直流電流増幅率ｈFEで、縦軸が蓄積時間ｔstg
を示し、Ｐが本発明、Ｑが従来のトランジスタを示す。
本発明によれば、従来の鏡面仕上げのウェハを用いて製
造したトランジスタより蓄積時間が小さくなっており、
スイッチング時間が短くなっていることが分る。
【００２１】
【発明の効果】本発明によれば、機械的形状に基づく結
晶欠陥を生成し、さらに急速加熱による熱処理によりそ
の結晶欠陥を確実なものとすることにより、その結晶欠
陥を再結合中心としてキャリアのライフタイムを短く
し、スイッチング速度を高速化しているため、拡散処理
やアニール処理などにより結晶欠陥が修復してスイッチ
ング時間がばらつき不安定になることがない。その結
果、常に安定した高速のスイッチング速度を有する半導
体装置が得られる。
晶欠陥を生成し、さらに急速加熱による熱処理によりそ
の結晶欠陥を確実なものとすることにより、その結晶欠
陥を再結合中心としてキャリアのライフタイムを短く
し、スイッチング速度を高速化しているため、拡散処理
やアニール処理などにより結晶欠陥が修復してスイッチ
ング時間がばらつき不安定になることがない。その結
果、常に安定した高速のスイッチング速度を有する半導
体装置が得られる。
【００２２】さらに、従来鏡面仕上げをするために長時
間の研磨工程が必要であったものが、その工数を省略す
ることができてコストダウンを達成することができる上
にスイッチング速度を向上させることができる。
間の研磨工程が必要であったものが、その工数を省略す
ることができてコストダウンを達成することができる上
にスイッチング速度を向上させることができる。
【図１】本発明の半導体装置の製法の一実施形態の製造
工程を示す図である。
工程を示す図である。
【図２】本発明の製法の一実施形態により製造したトラ
ンジスタの直流電流増幅率ｈFEに対する蓄積時間ｔstg
の関係を従来のトランジスタと対比して示す図である。
ンジスタの直流電流増幅率ｈFEに対する蓄積時間ｔstg
の関係を従来のトランジスタと対比して示す図である。
【図３】マイクロラフネスの説明図である。
１ サブウェハ ２ 半導体層
フロントページの続き (56)参考文献 特開 平８−264552（ＪＰ，Ａ) 志村史夫著「半導体シリコン結晶工 学」（平５−９−30）丸善株式会社第 141頁 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/322
Claims (3)
- 【請求項１】 鏡面仕上げをしないでサブウェハの表面
をマイクロラフネスで０.０１〜０.５μｍの表面粗さに
形成し、該サブウェハの表面に半導体層をエピタキシャ
ル成長し、該エピタキシャル成長された半導体層に導電
形の異なる不純物を導入して少なくともｐｎ接合部を形
成し、さらに製造過程のいずれかの工程で急速加熱およ
び急速冷却による熱処理を施すことを特徴とする半導体
装置の製法。 - 【請求項２】 鏡面仕上げをしないで表面にウェットの
ケミカルエッチングを施したすサブウェハの表面に半導
体層をエピタキシャル成長し、該エピタキシャル成長さ
れた半導体層に導電形の異なる不純物を導入して少なく
ともｐｎ接合部を形成し、さらに製造過程のいずれかの
工程で急速加熱および急速冷却による熱処理を施すこと
を特徴とする半導体装置の製法。 - 【請求項３】 前記熱処理を７００〜９００℃で行う請
求項１または２記載の製法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35596897A JP3207146B2 (ja) | 1997-12-25 | 1997-12-25 | 半導体装置の製法 |
| US09/218,010 US6444547B2 (en) | 1997-12-25 | 1998-12-22 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35596897A JP3207146B2 (ja) | 1997-12-25 | 1997-12-25 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186276A JPH11186276A (ja) | 1999-07-09 |
| JP3207146B2 true JP3207146B2 (ja) | 2001-09-10 |
Family
ID=18446657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35596897A Expired - Lifetime JP3207146B2 (ja) | 1997-12-25 | 1997-12-25 | 半導体装置の製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6444547B2 (ja) |
| JP (1) | JP3207146B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100858399B1 (ko) | 2004-10-15 | 2008-09-11 | 가부시키가이샤 소니 컴퓨터 엔터테인먼트 | 물체, 화상 데이터, 화상 데이터 전송방법, 카드, 게임용매트, 카드 게임 시스템, 화상해석장치, 화상해석방법 |
| DE102006035630B4 (de) * | 2006-07-31 | 2012-12-06 | Infineon Technologies Austria Ag | Verfahren zum Herstellen eines Halbleiterbauelements |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4717681A (en) * | 1986-05-19 | 1988-01-05 | Texas Instruments Incorporated | Method of making a heterojunction bipolar transistor with SIPOS |
| US5238869A (en) * | 1988-07-25 | 1993-08-24 | Texas Instruments Incorporated | Method of forming an epitaxial layer on a heterointerface |
| US5006476A (en) * | 1988-09-07 | 1991-04-09 | North American Philips Corp., Signetics Division | Transistor manufacturing process using three-step base doping |
| TW230822B (ja) * | 1993-03-02 | 1994-09-21 | Sumitomo Electric Industries | |
| US5372960A (en) * | 1994-01-04 | 1994-12-13 | Motorola, Inc. | Method of fabricating an insulated gate semiconductor device |
| US5541121A (en) * | 1995-01-30 | 1996-07-30 | Texas Instruments Incorporated | Reduced resistance base contact method for single polysilicon bipolar transistors using extrinsic base diffusion from a diffusion source dielectric layer |
| JPH08264552A (ja) | 1995-03-24 | 1996-10-11 | Toshiba Ceramics Co Ltd | シリコンウエーハの製造方法 |
-
1997
- 1997-12-25 JP JP35596897A patent/JP3207146B2/ja not_active Expired - Lifetime
-
1998
- 1998-12-22 US US09/218,010 patent/US6444547B2/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 志村史夫著「半導体シリコン結晶工学」（平５−９−３０）丸善株式会社第１４１頁 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6444547B2 (en) | 2002-09-03 |
| JPH11186276A (ja) | 1999-07-09 |
| US20020001925A1 (en) | 2002-01-03 |
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