KR0148500B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따라서, 두께(d1)를 가지는 V형 절연홈을 형성하도록(100) 평면을 가지는 n형 단결정 실리콘 기판의 표면을 이방성 에칭하는 단계와, n+형 매립층을 형성하도록 V형 홈의 표면에 대해 이온 주입을 실행하고 열처리 및 확산을 실행하는 단계와, n+형 매립층의 표면에 두께(d2)를 가지는 2산화 실리콘막을 퇴적하는 단계와, 2산화 실리콘 막의 표면에 다결정 실리콘 막을 형성하는 단계와, 두께(d3)를 가지도록 다결정 실리콘 막을 연삭연마하는 단계와, 두께(d4)를 가지는 단결정 실리콘 지지 기판을 대기중에서 실온으로 다결정 실리콘 막의 연마된 표면에 접착시키는 단계와, 하부면의 V형 절연홈의 저부에서 2산화 실리콘 막을 노출시켜 섬 모양의 단결정 실리콘 막을 형성하도록 V형 절연 홈을 가지는 n형 단결정 실리콘 기판의 상기 하부면을 연삭 연마하는 단계를 포함하며, 두께(d1, d2, d3및 d4)는 각각 50-60㎛, 1-3㎛, 0-30㎛ 및 350-450㎛로 설정되는 것을 특징으로 하는 반도체 디바이스 제조방법이 제공된다.

Description

반도체 디바이스 및 그 제조 방법
제1a도 내지 제1e도는 종래의 제조 방법에 관계한 공정챠트들을 도시하는 단면도.
제2도는 본 발명의 실시예에 따른 반도체 디바이스를 도시하는 단면도.
제3a도 내지 제3e도는 본 발명에 따른 제조 방법에 관계한 공정 챠트들을 도시하는 단면도.
제4도는 본 발명에 따른 반도체 디바이스에서 다결정 실리콘막의 두께와 워페이지 양 사이의 관계를 도시한 그래프.
제5도는 본 발명에 따른 반도체 디바이스에 워페이지 양과 결정 홈결 밀도 사이의 관계를 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명
11 : 단결정 실리콘 기판 12 : n+홍 매립층
13 : 2산화 실리콘 막 14 : 다결정 실리콘 막
15 : 단결정 지지 기판 15a : 연마면
[발명의 분야]
본 발명은 반도체 디바이스용 유전체 절연 기판 및 이러한 유전체 절연 기판의 제조 방법에 관한 것으로, 특허 다른 소자들로부터 고내압 소자를 절연하는 복합 기판 및 이러한 복합 기판의 제조 방법에 관한 것이다.
[종래 기술의 설명]
종래의 유전체 절연 기판의 구조와 유전체 절연 기판을 제조하는 방법이 제1a도 내지 제1e도를 참조하여 다음에 기술된다. 유전체 절연 기판의 한 예는 파워 반도체 디바이스 및 IC에 대한 국제 심포지움, '92. PP. 316-321(International Symposium on Power Semiconductor an ICs, '92. PP. 316-321) 에 기술되어 있다.
V형 홈이 단결정 실리콘 기판(1)에 형성된 후에, n+형 매립층(2)이 단결정 실리콘 기판(1)의 표면에 형성된다(제1a도). 그후, 2산화 실리콘 막(3)이 n+형 매립층(2)의 표면에 형성된다(제1b도). 다결정 실리콘 막(4)이 2산화 실리콘 막(3)의 표면에 형성되고, 그 후 소정 두께를 가지도록 연삭면(10a)까지 연삭연마된다. 그 후, 연삭면(10a)은 다결정 실리콘 지지 기판(5)에 접착된다. 이 경우에, 300-500㎛의 두께를 가지는 다결정 실리콘 지지 기판(5)이 사용된다(제1d도). 다결정 실리콘 기판(1)은 섬(island) 모양의 단결정 실리콘 막(1a)을 얻도록 연마된다. 제1e도는 거꾸로 된 제1d도의 구조를 돌리는 것에 의하여 얻어진 구조를 도시한다.
이러한 종래의 유전체 절연 기판은 큰 워페이지(warpage)양 및 많은 결정 흠결을 가지기 때문에, 연속 공정에서의 산출량이 감소한다. 큰 워페이지 양의 경우에, 다결정 실리콘 막(4)이 제1e도에 있는 V홈에 채워지거나 트랜치(trench)가 연마될 때, 다결정 실리콘 막(4)은 기판의 주변과 중앙 부분에서 상이한 연마속도를 가진다. 이러한 이유 때문에, 섬 모양 단결정 실리콘 막(1a)은 각각 상이한 두께를 가지며, 고내압 소자의 내압이 변하게 된다. 덧붙여, 많은 결정 흠결이 소자에 존재할 때, 흠결은 캐리어의 수명을 단축시키고 또는 누설을 야기한다.
[발명의 요약]
본 발명은 상기 상황을 감안하여 만들어진 것으로, 본 발명의 목적은 고내압 소자와 다른 소자들이 하나의 칩으로 집적화되는 유전체 절연 기판에서의 구조를 최적화하는 것에 의하여 워페이지 양 및 결정 흠결의 수를 감소시킬 수 있는 반도체 디바이스와, 이 반도체 디바이스를 제조하는 방법을 제공하는 데 있다.
본 발명의 주 양태에 따라서 상기 목적을 달성하기 위하여, 두께(d1)를 가지는 V형 절연 홈을 형성하도록(100) 평면을 가지는 n형 단결정 실리콘 기판의 표면을 이방성 에칭하는 단계와, n+형 매립층을 형성하도록 V형 홈의 표면에 대해 이온 주입을 실행하고 열처리 및 확산을 실행하는 단계와, n+형 매립층의 표면에 두께(d2)를 가지는 2산화 실리콘막을 퇴적하는 단계와, 2산화 실리콘 막의 표면에 다결정 실리콘 막을 형성하는 단계와, 두께(d3)를 가지도록 다결정 실리콘 막을 연삭연마하는 단계와, 두께(d4)를 가지는 단결정 실리콘 지지 기판을 대기중에서 실온으로 다결정 실리콘 막의 연마된 표면에 접착시키는 단계와, 하부면의 V형 절연홈의 저부에서 2산화 실리콘 막을 노출시켜 섬 모양의 단결정 실리콘 막을 형성하도록 V형 절연 홈을 가지는 n형 단결정 실리콘 기판의 상기 하부면을 연삭 연마하는 단계를 포함하며, 두께(d1, d2, d3및 d4)는 각각 50-60㎛, 1-3㎛, 0-30㎛ 및 350-450㎛로 설정되는 것을 특징으로 하는 반도체 디바이스 제조방법이 제공된다.
본 발명의 주 양태에 따라서, 다결정 실리콘 막은 기계적, 화학적 작용을 통하여 연삭 연마된다.
본 발명의 주 양태에 따른 제조 방법은 단결정 실리콘 지지 기판에 다결정 실리콘 막을 부착하는 단계에서, 다결정 실리콘 막이 단결정 실리콘 지지 기판에 부착된 후에 N2가스 분위기에서 2시간 동안 1100℃ 온도로 열처리를 실행하는 단계를 추가로 포함한다.
본 발명의 제조 방법에 따라서, 제조된 반도체 디바이스의 워페이지 양은 50㎛ 이하로 억제되고, 결정 흠결밀도는 1*104개/㎠ 이하로 설정된다. 그 결과, 섬 모양 단결정 실리콘 막은 높은 생산성으로 균일하게 형성되고, 한 기판의 산출량은 90% 이상이 된다. 덧붙여, 결정 흠결로 인한 불량 제품의 수는 거의 제로이며, 그러므로 제조 방법은 대량생산에 적합한다.
본 발명의 상기 및 다른 많은 잇점, 특징 및 추가의 목적이 예시의 방법으로 본 발명의 원리를 구체화하는 바람직한 구조적 실시예가 도시된 도면을 참조하여 보다 상세히 명확하게 된다.
[실시예의 설명]
본 발명은 제2 내지 제5도를 참조하여 상세히 설명된다.
제2도는 본 발명의 한 실시예에 따른 반도체 디바이스의 구조를 도시한 단면도이다. 비록 이 구조가 제1e도에 도시된 종래 기술과 동일할지라도, 섬 모양 단결정 실리콘 막(11a)의 막 두께(d1), 2산화 실리콘 막(13)의 막 두께(d3), 다결정 실리콘 막(14)의 막 두께(d3), 및 단결정 지지기판(15)의 막 두께(d4)가 최적화된다.
이들 두께는 다음과 같이 설계된다.
본 발명에 따른 제조 방법의 예가 제3a도 내지 제3e도에 도시되어 있다. 이 제조 방법은 아래에 기술된다. 약 50㎛의 깊이를 각각 가지는 V형 절연 홈들이 KOH계 용액을 사용하는 이방성 습 에칭으로 CZ, n형 단결정 실리콘 기판(11)에 선택적으로 형성된다. 단결정 실리콘 기판(11)은 (100)평면과 약 20Ω㎝의 비저항을 가진다. 그 후, As 이온이 이온 주입법으로 주입되고 n+형 매립층(12)을 형성하도록 열처리에 의해 확산된다(제3a도). 그 후, 2산화 실리콘 막(13)이 약 3㎛의 두께를 가지도록 열 산화법으로 n+형 매립층(12)의 표면에 형성된다(제3b도). 약 100㎛의 두께를 가지는 다결정 실리콘 막(14)이 원료가스로서 시랜(silane) 가스를 사용하여 1000℃ 이상의 고온에서 2산화 실리콘 막(13)의 표면에서 성장된다(제3c도). 성장된 다결정 실리콘 막(14)은 0-30㎛의 두께를 가지도록 소정의 연마면까지 연삭연마되고, 단결정 실리콘 지지 기판(15)은 실온에서 다결정 실리콘 막(14)에 접착된다. 그런후에, 최종 기판은 2시간 동안 1100℃에서 열처리된다. 단결정 실리콘 지지 기판(15)은, 2산화 실리콘 막(13)이 노출되어 섬모양 단결정 실리콘 막(11a)을 형성하도록 연마면(15a)까지 연삭연마 된다(제3e도).
제4도는 본 발명에 따른 반도체 디바이스(4인치)의 기판에서 다결정 실리콘 막(14)의 두께(d3)를 변화시킨 때의 워페이지 양을 나타내는 그래프이다. 도면으로부터 알 수 있는 바와 같이, 다결정 실리콘 막(14)의 두께(d3)가 50㎛ 이하일때, 종래 실리콘 웨이퍼의 워페이지 양(40㎛이하)과 동일한 워페이지 양이 얻어질 수 있다. 보다 상세하게, 워페이지 양은 다결정 실리콘 막(14)의 두께의 감소와 함께 감소한다.
다결정 실리콘, 2산화 실리콘, 및 단결정 실리콘이 각각 상이한 열 팽창 계수를 가지기 때문에, 이들 막이 열처리될 때, 반도체 디바이스 기판은 응력에 의해 휘어지게 된다. 이러한 이유 때문에, 상기 3개의 최적 막 두께가 나타난다. 다결정 실리콘 막(14)의 두께(d3)가 변화될 때 얻어지는 워페이지양 및 결정 흠결 밀도를 조사한 것에 의해 얻어진 그래프를 도시한 제5도에서, 결정 흠결 밀도는 워페이지 양의 증가와 함께 증가한다는 것을 알 수 있다. 결정흠결은 응력에 의해 야기되고, 워페이지 양의 감소는 결정 흠결 밀도를 감소시킨다. 이러한 이유 때문에, 반도체 디바이스의 구조를 최적화하는 것이 중요하다. 즉, 기판에 형성된 바이폴라 디바이스의 전류 증폭율의 감소가 방지된다.

Claims (3)

  1. 두께(d1)를 가지는 V형 절연홈을 형성하도록(100) 평면을 가지는 n형 단결정 실리콘 기판의 표면을 이방성 에칭하는 단계와, n+형 매립층을 형성하도록 V형 홈의 표면에 대해 이온 주입을 실행하고 열처리 및 확산을 실행하는 단계와, 두께(d2)를 가지는 2산화 실리콘막을 상기 n+형 매립층의 표면에 퇴적하는 단계와, 두께(d3)를 가지도록 다결정 실리콘 막을 연삭연마하는 단계와, 두께(d4)를 가지는 단결정 실리콘 지지 기판을 대기중에서 실온으로 다결정 실리콘 막의 연마된 표면에 접착시키는 단계와, 하부면의 V형 절연홈의 저부에서 상기 2산화 실리콘 막을 노출시켜 섬 모양의 단결정 실리콘 막을 형성하도록 V형 절연 홈을 가지는 n형 단결정 실리콘 기판의 상기 하부면을 연삭 연마하는 단계를 포함하며; 상기 두께(d1, d2, d3및 d4)는 각각 50-60㎛, 1-3㎛, 0-30㎛ 및 350-450㎛로 설정되는 것을 특징으로 하는 반도체 디바이스 제조방법.
  2. 제1항에 있어서, 상기 다결정 실리콘 막은 기계적, 화학적 작용을 통해 연삭 연마되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 단결정 실리콘 지지 기판에 상기 다결정 실리콘 막을 부착하는 단계에서, 상기 다결정 실리콘 막이 상기 단결정 실리콘 지지기판에 부착된 후에 N2가스 분위기에서 2시간 동안 1100℃의 온도로 열처리를 실행하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
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