JP2874463B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に高耐圧パワー素子の製造方法に関する。
関し、特に高耐圧パワー素子の製造方法に関する。
【０００２】
【従来の技術】従来の絶縁体分離型のシリコンパワー素
子の製造方法を図３及び図４を用いて説明する。
子の製造方法を図３及び図４を用いて説明する。
【０００３】まず図３（ａ）に示すように、比抵抗１０
Ω・ｃｍのｎ型のシリコン基板１６の所定表面にウェッ
トエッチングによって深さ４０μｍのＶ字型の溝を形成
した後、熱酸化によって厚さ１μｍの酸化シリコン膜１
７を全面に形成する。
Ω・ｃｍのｎ型のシリコン基板１６の所定表面にウェッ
トエッチングによって深さ４０μｍのＶ字型の溝を形成
した後、熱酸化によって厚さ１μｍの酸化シリコン膜１
７を全面に形成する。
【０００４】次に図３（ｂ）に示すように、化学気相成
長法により厚さ約５００μｍの多結晶シリコン膜１８を
全面に形成し、さらにこの多結晶シリコン膜１８の表面
を研磨する。
長法により厚さ約５００μｍの多結晶シリコン膜１８を
全面に形成し、さらにこの多結晶シリコン膜１８の表面
を研磨する。
【０００５】次に図３（ｃ）に示すように、シリコン基
板１６の裏面からＶ字型の溝部の先端が表出するまで研
磨，鏡面化し、素子用の厚さ約４０μｍのシリコン層１
９を形成する。引き続いてシリコン層１９にパワー用Ｍ
ＯＳトランジスタを形成する。
板１６の裏面からＶ字型の溝部の先端が表出するまで研
磨，鏡面化し、素子用の厚さ約４０μｍのシリコン層１
９を形成する。引き続いてシリコン層１９にパワー用Ｍ
ＯＳトランジスタを形成する。
【０００６】この方法は、ジャーナル・オブ・ザ・エレ
クトロケミカル・ソサィエティー（Ｊｏｒｎａｌ ｏｆ
Ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉ
ｅｔｙ）Ｖｏｌ．１１７ Ｐ．９５９−９６５（１９７
０）に報告されている。
クトロケミカル・ソサィエティー（Ｊｏｒｎａｌ ｏｆ
Ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉ
ｅｔｙ）Ｖｏｌ．１１７ Ｐ．９５９−９６５（１９７
０）に報告されている。
【０００７】またＶ字型の溝の代りに矩形の溝を用いる
方法も実施されている。すなわち図４（ａ）に示すよう
に１０Ω・ｃｍのｎ型シリコン基板２０の所定表面にド
ライエッチングによって深さ１０μｍの溝を形成した
後、熱酸化によって厚さ０．２μｍの酸化シリコン膜を
全面に形成し、その後リンドープのスピンオンガラス膜
２２を全面に形成して溝を埋め、さらにエッチバック技
術により平坦化し、その後再度熱酸化によってシリコン
基板２０の表面に厚さ０．５μｍの酸化シリコン膜２１
を形成する。
方法も実施されている。すなわち図４（ａ）に示すよう
に１０Ω・ｃｍのｎ型シリコン基板２０の所定表面にド
ライエッチングによって深さ１０μｍの溝を形成した
後、熱酸化によって厚さ０．２μｍの酸化シリコン膜を
全面に形成し、その後リンドープのスピンオンガラス膜
２２を全面に形成して溝を埋め、さらにエッチバック技
術により平坦化し、その後再度熱酸化によってシリコン
基板２０の表面に厚さ０．５μｍの酸化シリコン膜２１
を形成する。
【０００８】次に図４（ｂ）に示すように、さらに化学
気相成長法により厚さ約５００μｍの多結晶シリコン膜
２３を全面に形成したのち、その表面を研磨し鏡面とす
る。
気相成長法により厚さ約５００μｍの多結晶シリコン膜
２３を全面に形成したのち、その表面を研磨し鏡面とす
る。
【０００９】次に図４（ｃ）に示すように、シリコン基
板２１の裏面から溝部の先端が表出するまで研磨して、
鏡面化し、厚さ１０μｍのシリコン層２４を形成する。
以下このシリコン層にパワー用ＭＯＳトランジスタを形
成する。
板２１の裏面から溝部の先端が表出するまで研磨して、
鏡面化し、厚さ１０μｍのシリコン層２４を形成する。
以下このシリコン層にパワー用ＭＯＳトランジスタを形
成する。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法では、製造工程において酸化シリコン膜
や多結晶シリコン膜の応力によりウェーハが大きく反る
ため、製造されるデバイスの歩留りが低くなり、さらに
厚い多結晶シリコン膜の成長が必要なため、製造される
デバイスのコストが高くなるという問題点があった。
装置の製造方法では、製造工程において酸化シリコン膜
や多結晶シリコン膜の応力によりウェーハが大きく反る
ため、製造されるデバイスの歩留りが低くなり、さらに
厚い多結晶シリコン膜の成長が必要なため、製造される
デバイスのコストが高くなるという問題点があった。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第１シリコン基板の表面に素子分離用の溝を
形成したのちこの溝上を含む全面に少なくとも酸化シリ
コン膜と多結晶シリコン膜とを順次形成する工程と、こ
の多結晶シリコン膜の表面を研磨して鏡面とする工程
と、第２シリコン基板の表面に順次形成された酸化シリ
コン膜と窒化シリコン膜と酸化シリコン膜からなる積層
膜の絶縁膜を形成したのちこの表面を第１シリコン基板
の前記多結晶シリコン膜の面に合わせて接合する工程
と、接合された前記第１シリコン基板の裏面を研磨し前
記溝底部の前記酸化シリコン膜を露出させる工程とを含
むものである。
造方法は、第１シリコン基板の表面に素子分離用の溝を
形成したのちこの溝上を含む全面に少なくとも酸化シリ
コン膜と多結晶シリコン膜とを順次形成する工程と、こ
の多結晶シリコン膜の表面を研磨して鏡面とする工程
と、第２シリコン基板の表面に順次形成された酸化シリ
コン膜と窒化シリコン膜と酸化シリコン膜からなる積層
膜の絶縁膜を形成したのちこの表面を第１シリコン基板
の前記多結晶シリコン膜の面に合わせて接合する工程
と、接合された前記第１シリコン基板の裏面を研磨し前
記溝底部の前記酸化シリコン膜を露出させる工程とを含
むものである。
【００１２】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｄ）は本発明に関連する技術を説明
するための製造工程順に示した基板の断面図である。
る。図１（ａ）〜（ｄ）は本発明に関連する技術を説明
するための製造工程順に示した基板の断面図である。
【００１３】まず図１（ａ）に示すように、比抵抗１０
Ω・ｃｍのｎ型の第１シリコン基板１の所定表面に、ウ
ェットエッチングによって深さ４０μｍの素子分離用の
Ｖ字型の溝を形成した後、熱酸化によって厚さ１μｍの
酸化シリコン膜２を全面に形成する。
Ω・ｃｍのｎ型の第１シリコン基板１の所定表面に、ウ
ェットエッチングによって深さ４０μｍの素子分離用の
Ｖ字型の溝を形成した後、熱酸化によって厚さ１μｍの
酸化シリコン膜２を全面に形成する。
【００１４】次に図１（ｂ）に示すように、化学気相成
長法により厚さ約１００μｍの多結晶シリコン膜３を全
面に形成したのち、この多結晶シリコン膜３を研磨し、
鏡面にする。
長法により厚さ約１００μｍの多結晶シリコン膜３を全
面に形成したのち、この多結晶シリコン膜３を研磨し、
鏡面にする。
【００１５】次に図１（ｃ）に示すように、鏡面化した
多結晶シリコン膜３と、熱酸化によって表面に厚さ０．
１μｍの酸化シリコン膜４を形成した第２シリコン基板
５とを直接接合し、さらに１１００℃Ｎ2 室囲気中で、
１時間熱処理を行ない接合を強化する。
多結晶シリコン膜３と、熱酸化によって表面に厚さ０．
１μｍの酸化シリコン膜４を形成した第２シリコン基板
５とを直接接合し、さらに１１００℃Ｎ2 室囲気中で、
１時間熱処理を行ない接合を強化する。
【００１６】次に図１（ｄ）に示すように、第１シリコ
ン基板１を裏面からＶ字型の溝部の先端（酸化シリコン
膜の一部）が表出するまで研磨して鏡面化し、厚さ約４
０μｍのシリコン層６を形成する。以下このシリコン層
６にパワー用ＭＯＳトランジスタを形成する。
ン基板１を裏面からＶ字型の溝部の先端（酸化シリコン
膜の一部）が表出するまで研磨して鏡面化し、厚さ約４
０μｍのシリコン層６を形成する。以下このシリコン層
６にパワー用ＭＯＳトランジスタを形成する。
【００１７】このようにして形成した素子分離構造の基
板の反り量を測定した、本発明に関連する技術では、１
００ｍｍ径ウェーハで平均約７μｍの反りであったのに
対し、図３で説明した従来例のものでは、平均９３μｍ
の凸状の反りが発生した。このように本発明に関連する
技術ではウェーハが大きい場合でも反り量が小さいた
め、フォトリソグラフィ工程における問題を少なくする
ことができた。作製したパワーＭＯＳトランジスタの歩
留りを評価した結果、本発明に関連する技術において
は、良品率８３％という高い歩留りが得られた。一方、
従来例では良品率２１％という低い歩留りしか得られな
かった。
板の反り量を測定した、本発明に関連する技術では、１
００ｍｍ径ウェーハで平均約７μｍの反りであったのに
対し、図３で説明した従来例のものでは、平均９３μｍ
の凸状の反りが発生した。このように本発明に関連する
技術ではウェーハが大きい場合でも反り量が小さいた
め、フォトリソグラフィ工程における問題を少なくする
ことができた。作製したパワーＭＯＳトランジスタの歩
留りを評価した結果、本発明に関連する技術において
は、良品率８３％という高い歩留りが得られた。一方、
従来例では良品率２１％という低い歩留りしか得られな
かった。
【００１８】図２（ａ）〜（ｄ）は本発明の実施例を説
明するための製造工程順の基板の断面図である。
明するための製造工程順の基板の断面図である。
【００１９】まず図２（ａ）に示すように、比抵抗１０
Ω・ｃｍのｎ型シリコン基板７の所定表面に、ドライエ
ッチによって深さ１０μｍの溝を形成した後、熱酸化に
よって厚さ０．２μｍの酸化シリコン膜を全面に形成す
る。次でこの溝を含む全面にリンドープのスピンオガラ
ス膜９を形成したのち、エッチバック技術により平坦化
する。次で熱酸化によって厚さ０．５μｍの酸化シリコ
ン膜８を全面に形成する。
Ω・ｃｍのｎ型シリコン基板７の所定表面に、ドライエ
ッチによって深さ１０μｍの溝を形成した後、熱酸化に
よって厚さ０．２μｍの酸化シリコン膜を全面に形成す
る。次でこの溝を含む全面にリンドープのスピンオガラ
ス膜９を形成したのち、エッチバック技術により平坦化
する。次で熱酸化によって厚さ０．５μｍの酸化シリコ
ン膜８を全面に形成する。
【００２０】次に図２（ｂ）に示すように、厚さ１０μ
ｍの多結晶シリコン膜１０を全面に形成したのち、この
多結晶シリコン膜１０の表面を研磨して鏡面化する。
ｍの多結晶シリコン膜１０を全面に形成したのち、この
多結晶シリコン膜１０の表面を研磨して鏡面化する。
【００２１】次に図２（ｃ）に示すように、第２シリコ
ン基板１４の表面に熱酸化により０．１μｍの酸化シリ
コン膜１３を形成し、さらに化学気相成長法により厚さ
０．２μｍの窒化シリコン膜１２と厚さ０．１μｍの酸
化シリコン膜１１を形成する。次で第１シリコン基板の
多結晶シリコン膜１０と第２シリコン基板の酸化シリコ
ン膜１１を直接接合したのち、さらに１０００℃，Ｎ2
室囲気中で１時間熱処理を行ない接合を強化した。
ン基板１４の表面に熱酸化により０．１μｍの酸化シリ
コン膜１３を形成し、さらに化学気相成長法により厚さ
０．２μｍの窒化シリコン膜１２と厚さ０．１μｍの酸
化シリコン膜１１を形成する。次で第１シリコン基板の
多結晶シリコン膜１０と第２シリコン基板の酸化シリコ
ン膜１１を直接接合したのち、さらに１０００℃，Ｎ2
室囲気中で１時間熱処理を行ない接合を強化した。
【００２２】次に図２（ｄ）に示すように、第１シリコ
ン基板７の裏面から溝部の先端（酸化シリコン膜の一
部）が表出するまで研磨して鏡面化し、厚さ約１０μｍ
のシリコン層１５を形成する。以下このシリコン層１５
にパワー用ＭＯＳトランジスタを形成した。
ン基板７の裏面から溝部の先端（酸化シリコン膜の一
部）が表出するまで研磨して鏡面化し、厚さ約１０μｍ
のシリコン層１５を形成する。以下このシリコン層１５
にパワー用ＭＯＳトランジスタを形成した。
【００２３】このように形成した実施例及び図４で説明
した従来例によるシリコン基板の反り量を測定した。本
実施例では、１００ｍｍ径ウェーハで平均約９μｍの反
りであったのに対し、従来例のものでは、平均４８μｍ
の反りが測定された。大きくウェーハが反った場合デバ
イス形成工程の一つであるフォトリソグラフィ工程にお
いて問題を起こす。次に作製したパワーＭＯＳトランジ
スタの歩留りを評価した。本実施例においては、良品率
９３％という高い歩留りが得られた。一方、従来例で
は、良品率３３％という低い歩留りしか得られなかっ
た。
した従来例によるシリコン基板の反り量を測定した。本
実施例では、１００ｍｍ径ウェーハで平均約９μｍの反
りであったのに対し、従来例のものでは、平均４８μｍ
の反りが測定された。大きくウェーハが反った場合デバ
イス形成工程の一つであるフォトリソグラフィ工程にお
いて問題を起こす。次に作製したパワーＭＯＳトランジ
スタの歩留りを評価した。本実施例においては、良品率
９３％という高い歩留りが得られた。一方、従来例で
は、良品率３３％という低い歩留りしか得られなかっ
た。
【００２４】本実施例では、本発明に関連する技術と反
対方向に基板が反った場合に反りを低減できるという特
徴を持っている。従来の厚い多結晶シリコン膜の形成法
では、反りのコントロールがむずかしく、多結晶シリコ
ン膜を厚く形成するため、製造コストが高くなるという
問題点があるのに対して、本実施例では、比較的薄い多
結晶シリコン膜と窒化シリコン膜により反りを相殺して
いるため、多結晶シリコン膜形成のための製造コストを
大幅に低減することが可能である。
対方向に基板が反った場合に反りを低減できるという特
徴を持っている。従来の厚い多結晶シリコン膜の形成法
では、反りのコントロールがむずかしく、多結晶シリコ
ン膜を厚く形成するため、製造コストが高くなるという
問題点があるのに対して、本実施例では、比較的薄い多
結晶シリコン膜と窒化シリコン膜により反りを相殺して
いるため、多結晶シリコン膜形成のための製造コストを
大幅に低減することが可能である。
【００２５】
【発明の効果】以上説明したように本発明は、誘電体分
離構造のデバイス形成において、溝を形成した第１シリ
コン基板上に酸化シリコン膜と多結晶シリコン膜を順に
形成し、第２シリコン基板上に酸化シリコン膜と窒化シ
リコン膜と酸化シリコン膜とを順次形成し、第１シリコ
ン基板の多結晶シリコン面と第２シリコン基板の酸化シ
リコン膜との面を直接接合し、さらに第１シリコン基板
の裏面より所定の厚さまで研磨することにより、基板の
反りを抑制することが可能となり、かつ強力な接合面を
形成できる。その結果、半導体装置の製造歩留りを大幅
に向上させることができる。
離構造のデバイス形成において、溝を形成した第１シリ
コン基板上に酸化シリコン膜と多結晶シリコン膜を順に
形成し、第２シリコン基板上に酸化シリコン膜と窒化シ
リコン膜と酸化シリコン膜とを順次形成し、第１シリコ
ン基板の多結晶シリコン面と第２シリコン基板の酸化シ
リコン膜との面を直接接合し、さらに第１シリコン基板
の裏面より所定の厚さまで研磨することにより、基板の
反りを抑制することが可能となり、かつ強力な接合面を
形成できる。その結果、半導体装置の製造歩留りを大幅
に向上させることができる。
【図１】本発明に関連する技術を説明するための製造工
程順の基板の断面図。
程順の基板の断面図。
【図２】本発明の実施例を説明するための製造工程順の
基板の断面図。
基板の断面図。
【図３】従来例を説明するための製造工程順の基板の断
面図。
面図。
【図４】従来例を説明するための製造工程順の基板の断
面図。
面図。
１，７ 第１シリコン基板 ２，４，８，１１，１３，１７，２１ 酸化シリコン
膜 ３，１０，１８，２３ 多結晶シリコン膜 ５，１４ 第２シリコン基板 ６，１５，１９，２４ シリコン層 ９，２２ スピンオンガラス膜 １２ 窒化シリコン膜 １６，２０ シリコン基板
膜 ３，１０，１８，２３ 多結晶シリコン膜 ５，１４ 第２シリコン基板 ６，１５，１９，２４ シリコン層 ９，２２ スピンオンガラス膜 １２ 窒化シリコン膜 １６，２０ シリコン基板
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/70 - 21/74 H01L 21/76 - 21/765 H01L 21/77 H01L 27/12
Claims (1)
- 【請求項１】 第１シリコン基板の表面に素子分離用の
溝を形成したのちこの溝上を含む全面に少なくとも酸化
シリコン膜と多結晶シリコン膜とを順次形成する工程
と、この多結晶シリコン膜の表面を研磨して鏡面とする
工程と、第２シリコン基板の表面に順次形成された酸化
シリコン膜と窒化シリコン膜と酸化シリコン膜からなる
積層膜の絶縁膜を形成したのちこの表面を第１シリコン
基板の前記多結晶シリコン膜の面に合わせて接合する工
程と、接合された前記第１シリコン基板の裏面を研磨し
前記溝底部の前記酸化シリコン膜を露出させる工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199342A JP2874463B2 (ja) | 1992-07-27 | 1992-07-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199342A JP2874463B2 (ja) | 1992-07-27 | 1992-07-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645429A JPH0645429A (ja) | 1994-02-18 |
| JP2874463B2 true JP2874463B2 (ja) | 1999-03-24 |
Family
ID=16406189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4199342A Expired - Fee Related JP2874463B2 (ja) | 1992-07-27 | 1992-07-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874463B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3033655B2 (ja) * | 1993-09-28 | 2000-04-17 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2006066928A (ja) * | 1994-09-09 | 2006-03-09 | Renesas Technology Corp | 半導体装置の製造方法 |
| JPH09205223A (ja) * | 1995-11-24 | 1997-08-05 | Denso Corp | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5333590A (en) * | 1976-09-10 | 1978-03-29 | Hitachi Ltd | Production of substrate for semiconductor integrated circuit |
| JPH03142855A (ja) * | 1989-10-27 | 1991-06-18 | Fujitsu Ltd | 誘電体分離基板の製造方法 |
| JP2822656B2 (ja) * | 1990-10-17 | 1998-11-11 | 株式会社デンソー | 半導体装置およびその製造方法 |
-
1992
- 1992-07-27 JP JP4199342A patent/JP2874463B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0645429A (ja) | 1994-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981215 |
|
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