JP2002064148A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 ＭＩＭ容量素子の高容量化および高集積化を
図ることができ、また、このＭＩＭ容量素子とＣＭＯＳ
を同一半導体基板上に形成する際にＣＭＯＳを構成する
ＭＩＳＦＥＴのゲート電極Ｇを低抵抗化するとともに製
造工程を簡略化することができる技術を提供する。 【解決手段】 下部電極Ｄ、容量絶縁膜Ｃおよび上部電
極Ｕを有するＭＩＭ容量素子の下部電極Ｄと、ＣＭＯＳ
を構成するＭＩＳＦＥＴのゲート電極Ｇをタンタル膜と
し、ＭＩＭ容量素子の容量絶縁膜Ｃをタンタル膜上に形
成された熱酸化シリコン膜１７とする。
図ることができ、また、このＭＩＭ容量素子とＣＭＯＳ
を同一半導体基板上に形成する際にＣＭＯＳを構成する
ＭＩＳＦＥＴのゲート電極Ｇを低抵抗化するとともに製
造工程を簡略化することができる技術を提供する。 【解決手段】 下部電極Ｄ、容量絶縁膜Ｃおよび上部電
極Ｕを有するＭＩＭ容量素子の下部電極Ｄと、ＣＭＯＳ
を構成するＭＩＳＦＥＴのゲート電極Ｇをタンタル膜と
し、ＭＩＭ容量素子の容量絶縁膜Ｃをタンタル膜上に形
成された熱酸化シリコン膜１７とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ｎチャネル型ＭＩＳＦＥＴ（Metal In
sulator Semiconductor Field Effect Transistor）お
よびｐチャネル型ＭＩＳＦＥＴから成るいわゆるＣＭＯ
Ｓ（Complementary Metal Oxide Semiconductor）と、
ＭＩＭ（Metal Insulator Metal）容量素子とを有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
置に関し、特に、ｎチャネル型ＭＩＳＦＥＴ（Metal In
sulator Semiconductor Field Effect Transistor）お
よびｐチャネル型ＭＩＳＦＥＴから成るいわゆるＣＭＯ
Ｓ（Complementary Metal Oxide Semiconductor）と、
ＭＩＭ（Metal Insulator Metal）容量素子とを有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
【０００２】
【従来の技術】通信用アナデジＩＣは、ｎチャネル型Ｍ
ＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴから成るい
わゆるＣＭＯＳと、ＭＩＭ容量素子とを有する。これら
ＭＩＳＦＥＴは、半導体中に形成されたｎ型もしくはｐ
型半導体領域から成るソースおよびドレインと、このソ
ースおよびドレイン間上にゲート絶縁膜を介し形成され
たポリシリコン膜より成るゲート電極とを有する。一
方、ＭＩＭ容量素子は、Ａｌ膜から成る下部電極と、こ
の下部電極上に形成された酸化シリコン膜より成る容量
絶縁膜と、この容量絶縁膜上に形成されたＡｌ膜より成
る上部電極とを有する。
ＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴから成るい
わゆるＣＭＯＳと、ＭＩＭ容量素子とを有する。これら
ＭＩＳＦＥＴは、半導体中に形成されたｎ型もしくはｐ
型半導体領域から成るソースおよびドレインと、このソ
ースおよびドレイン間上にゲート絶縁膜を介し形成され
たポリシリコン膜より成るゲート電極とを有する。一
方、ＭＩＭ容量素子は、Ａｌ膜から成る下部電極と、こ
の下部電極上に形成された酸化シリコン膜より成る容量
絶縁膜と、この容量絶縁膜上に形成されたＡｌ膜より成
る上部電極とを有する。
【０００３】
【発明が解決しようとする課題】しかしながら、前述の
ＭＩＭ容量素子構造においては、下部電極がＡｌ膜で構
成されているため、下部電極形成後に高温処理を施すこ
とができないため、前記酸化シリコン膜をスパッタ法に
より形成しなければならなかった。
ＭＩＭ容量素子構造においては、下部電極がＡｌ膜で構
成されているため、下部電極形成後に高温処理を施すこ
とができないため、前記酸化シリコン膜をスパッタ法に
より形成しなければならなかった。
【０００４】しかしながら、スパッタ法では信頼性の高
い酸化シリコン膜を薄く形成することは困難であり、酸
化シリコン膜は、５００Å程度の膜厚となる。従って、
ＭＩＭ容量素子の容量は、０．７ｆＦ／ｕｍ2程度とな
り、高容量化が困難であった。ここで、ｕｍ2とは、単
位面積を示し、前記単位は、１μｍ×１μｍの容量を表
す。また、容量を確保するには、ある程度の容量絶縁膜
の面積が必要であり、ＭＩＭ容量素子も高集積化が困難
であった。
い酸化シリコン膜を薄く形成することは困難であり、酸
化シリコン膜は、５００Å程度の膜厚となる。従って、
ＭＩＭ容量素子の容量は、０．７ｆＦ／ｕｍ2程度とな
り、高容量化が困難であった。ここで、ｕｍ2とは、単
位面積を示し、前記単位は、１μｍ×１μｍの容量を表
す。また、容量を確保するには、ある程度の容量絶縁膜
の面積が必要であり、ＭＩＭ容量素子も高集積化が困難
であった。
【０００５】また、このＭＩＭ容量素子とＣＭＯＳを同
一半導体基板上に形成する際は、ＣＭＯＳを構成するＭ
ＩＳＦＥＴのゲート電極とＭＩＭ容量素子を構成する下
部電極とが、前述のごとく異なる材料で構成されている
ため、これらを別々の工程で形成する必要がある。さら
に、ＣＭＯＳを構成するＭＩＳＦＥＴのゲート電極を低
抵抗化するために、いわゆるデュアルゲート構造がとら
れ、ｎチャネル型ＭＩＳＦＥＴの多結晶シリコンゲート
電極にはｎ型不純物（例えばリン）が注入され、また、
ｐチャネル型ＭＩＳＦＥＴの多結晶シリコンゲート電極
にはｐ型不純物（例えばホウ素）が注入され、ゲート電
極の製造工程が複雑であった。
一半導体基板上に形成する際は、ＣＭＯＳを構成するＭ
ＩＳＦＥＴのゲート電極とＭＩＭ容量素子を構成する下
部電極とが、前述のごとく異なる材料で構成されている
ため、これらを別々の工程で形成する必要がある。さら
に、ＣＭＯＳを構成するＭＩＳＦＥＴのゲート電極を低
抵抗化するために、いわゆるデュアルゲート構造がとら
れ、ｎチャネル型ＭＩＳＦＥＴの多結晶シリコンゲート
電極にはｎ型不純物（例えばリン）が注入され、また、
ｐチャネル型ＭＩＳＦＥＴの多結晶シリコンゲート電極
にはｐ型不純物（例えばホウ素）が注入され、ゲート電
極の製造工程が複雑であった。
【０００６】本発明の目的は、ＭＩＭ容量素子の高容量
化を図ることができる技術を提供することにある。
化を図ることができる技術を提供することにある。
【０００７】また、本発明の他の目的は、このＭＩＭ容
量素子の高集積化を図ることにある。
量素子の高集積化を図ることにある。
【０００８】また、本発明の他の目的は、このＭＩＭ容
量素子とＣＭＯＳを同一半導体基板上に形成する際の製
造工程を簡略化することにある。
量素子とＣＭＯＳを同一半導体基板上に形成する際の製
造工程を簡略化することにある。
【０００９】さらに、本発明の他の目的は、このＭＩＭ
容量素子とＣＭＯＳを同一半導体基板上に形成する際
に、容易に、ＣＭＯＳを構成するＭＩＳＦＥＴのゲート
電極の低抵抗化を図ることにある。
容量素子とＣＭＯＳを同一半導体基板上に形成する際
に、容易に、ＣＭＯＳを構成するＭＩＳＦＥＴのゲート
電極の低抵抗化を図ることにある。
【００１０】本発明の前記目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。
書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】本発明の半導体集積回路装置は、半導体基
板主表面に形成されたｎチャネル型ＭＩＳＦＥＴおよび
ｐチャネル型ＭＩＳＦＥＴと、容量素子とを有する半導
体集積回路装置であって、（ａ）前記ｎチャネル型ＭＩ
ＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴは、前記半導
体基板中に形成されたソースおよびドレインと、このソ
ースおよびドレイン間上にゲート絶縁膜を介し形成され
た第１のタンタル膜より成るゲート電極とを有し、
（ｂ）前記容量素子は、第２のタンタル膜より成る下部
電極と、この下部電極上に形成された熱酸化シリコン膜
より成る容量絶縁膜と、この容量絶縁膜上に形成された
導電性膜より成る上部電極とを有する。
板主表面に形成されたｎチャネル型ＭＩＳＦＥＴおよび
ｐチャネル型ＭＩＳＦＥＴと、容量素子とを有する半導
体集積回路装置であって、（ａ）前記ｎチャネル型ＭＩ
ＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴは、前記半導
体基板中に形成されたソースおよびドレインと、このソ
ースおよびドレイン間上にゲート絶縁膜を介し形成され
た第１のタンタル膜より成るゲート電極とを有し、
（ｂ）前記容量素子は、第２のタンタル膜より成る下部
電極と、この下部電極上に形成された熱酸化シリコン膜
より成る容量絶縁膜と、この容量絶縁膜上に形成された
導電性膜より成る上部電極とを有する。
【００１３】このように本発明によれば、容量素子を構
成する下部電極をタンタル膜としたので、容量絶縁膜を
熱酸化シリコン膜とすることができるため、容量絶縁膜
の薄膜化を図ることができ、容量素子の高容量化を図る
ことができる。また、容量素子の高集積化を図ることが
できる。
成する下部電極をタンタル膜としたので、容量絶縁膜を
熱酸化シリコン膜とすることができるため、容量絶縁膜
の薄膜化を図ることができ、容量素子の高容量化を図る
ことができる。また、容量素子の高集積化を図ることが
できる。
【００１４】また、ＣＭＯＳを構成するＭＩＳＦＥＴの
ゲート電極をタンタル膜としたので、容量素子を構成す
る下部電極と同一工程で形成することができ、製造工程
を簡略化することができる。さらに、デュアルゲート構
造とするまでもなく、ゲート電極の低抵抗化を図ること
ができる。
ゲート電極をタンタル膜としたので、容量素子を構成す
る下部電極と同一工程で形成することができ、製造工程
を簡略化することができる。さらに、デュアルゲート構
造とするまでもなく、ゲート電極の低抵抗化を図ること
ができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１６】図１は、本発明の実施の形態である半導体
集積回路装置の製造方法を示す基板の要部断面図であ
る。図１右側はＣＭＯＳ形成領域を示し、左側はＭＩＭ
容量素子形成領域を示す。
集積回路装置の製造方法を示す基板の要部断面図であ
る。図１右側はＣＭＯＳ形成領域を示し、左側はＭＩＭ
容量素子形成領域を示す。
【００１７】まず、図１に示すように、ｐ型の単結晶シ
リコンからなる半導体基板１をエッチングすることによ
り素子分離２を形成し、基板１を熱酸化することによっ
て、溝の内壁に薄い酸化シリコン膜を形成する。次に、
溝の内部を含む基板１上にＣＶＤ（Chemical Vapor dep
osition）法で酸化シリコン膜７を堆積し、化学的機械
研磨（ＣＭＰ；Chemical Mechanical Polishing）法で
溝の上部の酸化シリコン膜７を研磨し、その表面を平坦
化する。
リコンからなる半導体基板１をエッチングすることによ
り素子分離２を形成し、基板１を熱酸化することによっ
て、溝の内壁に薄い酸化シリコン膜を形成する。次に、
溝の内部を含む基板１上にＣＶＤ（Chemical Vapor dep
osition）法で酸化シリコン膜７を堆積し、化学的機械
研磨（ＣＭＰ；Chemical Mechanical Polishing）法で
溝の上部の酸化シリコン膜７を研磨し、その表面を平坦
化する。
【００１８】次に、ＣＭＯＳ形成領域の基板１にｐ型不
純物およびｎ型不純物をイオン打ち込みした後、熱処理
により不純物を拡散させることによって、ｐ型ウエル３
およびｎ型ウエル４を形成した後、熱酸化によりｐ型ウ
エル３およびｎ型ウエル４のそれぞれの表面に膜厚６nm
程度の清浄なゲート酸化膜８を形成する。
純物およびｎ型不純物をイオン打ち込みした後、熱処理
により不純物を拡散させることによって、ｐ型ウエル３
およびｎ型ウエル４を形成した後、熱酸化によりｐ型ウ
エル３およびｎ型ウエル４のそれぞれの表面に膜厚６nm
程度の清浄なゲート酸化膜８を形成する。
【００１９】次に、図２に示すように、ゲート酸化膜８
の上部にタンタル膜９をＣＶＤ法で堆積する。ここで、
ＭＩＭ容量素子形成領域の広い素子分離２上にもタンタ
ル膜９を形成する。
の上部にタンタル膜９をＣＶＤ法で堆積する。ここで、
ＭＩＭ容量素子形成領域の広い素子分離２上にもタンタ
ル膜９を形成する。
【００２０】続いて、ＣＭＯＳ形成領域のタンタル膜９
上に窒化シリコン膜１０を堆積する。
上に窒化シリコン膜１０を堆積する。
【００２１】次に、図３に示すように、窒化シリコン膜
１０をドライエッチングすることにより、ゲート電極を
形成する領域に窒化シリコン膜１０を残し、窒化シリコ
ン膜１０をマスクにしてタンタル膜９をドライエッチン
グすることにより、タンタル膜からなるゲート電極Ｇを
形成する。
１０をドライエッチングすることにより、ゲート電極を
形成する領域に窒化シリコン膜１０を残し、窒化シリコ
ン膜１０をマスクにしてタンタル膜９をドライエッチン
グすることにより、タンタル膜からなるゲート電極Ｇを
形成する。
【００２２】次に、ゲート電極Ｇの両側のｐ型ウエル３
にｎ型不純物をイオン打ち込みすることによってｎ-型
半導体領域１１を形成し、ｎ型ウエル４にｐ型不純物を
イオン打ち込みすることによってｐ-型半導体領域１２
を形成する。
にｎ型不純物をイオン打ち込みすることによってｎ-型
半導体領域１１を形成し、ｎ型ウエル４にｐ型不純物を
イオン打ち込みすることによってｐ-型半導体領域１２
を形成する。
【００２３】次に、基板１上にＣＶＤ法で窒化シリコン
膜を堆積した後、異方的にエッチングすることによっ
て、ゲート電極Ｇの側壁にサイドウォールスペーサ１３
を形成する。
膜を堆積した後、異方的にエッチングすることによっ
て、ゲート電極Ｇの側壁にサイドウォールスペーサ１３
を形成する。
【００２４】次に、ｐ型ウエル３にｎ型不純物をイオン
打ち込みすることによってｎ+型半導体領域１４（ソー
ス、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物を
イオン打ち込みすることによってｐ+型半導体領域１５
（ソース、ドレイン）を形成する。
打ち込みすることによってｎ+型半導体領域１４（ソー
ス、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物を
イオン打ち込みすることによってｐ+型半導体領域１５
（ソース、ドレイン）を形成する。
【００２５】ここまでの工程で、ＬＤＤ(Lightly Doped
Drain)構造のソース、ドレインを備えたｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
が形成される。
Drain)構造のソース、ドレインを備えたｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
が形成される。
【００２６】一方、図４に示すように、ＭＩＭ容量素子
形成領域のタンタル膜９（ＭＩＭ容量素子の下部電極）
上にシリコン膜１６をＣＶＤ法により３００Å程度堆積
する。次いで、図５に示すように、熱処理を施すことに
より前記シリコン膜１６を熱酸化シリコン膜１７（ＭＩ
Ｍ容量素子の容量絶縁膜）とする。次いで、図６に示す
ように、前記タンタル膜９および熱酸化シリコン膜１７
を所望の形状にパターニングすることにより、タンタル
膜９より成る下部電極Ｄおよび熱酸化シリコン膜１７よ
り成る容量絶縁膜Ｃを形成する。
形成領域のタンタル膜９（ＭＩＭ容量素子の下部電極）
上にシリコン膜１６をＣＶＤ法により３００Å程度堆積
する。次いで、図５に示すように、熱処理を施すことに
より前記シリコン膜１６を熱酸化シリコン膜１７（ＭＩ
Ｍ容量素子の容量絶縁膜）とする。次いで、図６に示す
ように、前記タンタル膜９および熱酸化シリコン膜１７
を所望の形状にパターニングすることにより、タンタル
膜９より成る下部電極Ｄおよび熱酸化シリコン膜１７よ
り成る容量絶縁膜Ｃを形成する。
【００２７】次いで、図７に示すように、ＣＶＤ法によ
り酸化シリコン膜等の絶縁膜１８を堆積し、絶縁膜１８
の一部をエッチングにより除去することにより、熱酸化
シリコン膜１７の表面を露出させる。次いで、スパッタ
法によりアルミニウム膜１９を形成し、所望の形状にパ
ターニングすることにより、アルミニウム膜１９より成
る上部電極Ｕを形成する。
り酸化シリコン膜等の絶縁膜１８を堆積し、絶縁膜１８
の一部をエッチングにより除去することにより、熱酸化
シリコン膜１７の表面を露出させる。次いで、スパッタ
法によりアルミニウム膜１９を形成し、所望の形状にパ
ターニングすることにより、アルミニウム膜１９より成
る上部電極Ｕを形成する。
【００２８】以上の工程により、ｎチャネル型ＭＩＳＦ
ＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐから成る
ＣＭＯＳおよび下部電極Ｄ、容量絶縁膜Ｃおよび上部電
極Ｕから成るＭＩＭ容量素子が形成される。なお、アル
ミニウム膜１９形成後、このアルミニウム膜１９上にＴ
ｉＮ膜を形成した後、パターニングしてもよい。このＴ
ｉＮ膜によりアルミニウム膜のマイグレーションを防止
し、アルミニウム膜１９表面の凹凸を埋め込むことがで
きる。
ＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐから成る
ＣＭＯＳおよび下部電極Ｄ、容量絶縁膜Ｃおよび上部電
極Ｕから成るＭＩＭ容量素子が形成される。なお、アル
ミニウム膜１９形成後、このアルミニウム膜１９上にＴ
ｉＮ膜を形成した後、パターニングしてもよい。このＴ
ｉＮ膜によりアルミニウム膜のマイグレーションを防止
し、アルミニウム膜１９表面の凹凸を埋め込むことがで
きる。
【００２９】このように、本実施の形態によれば、ＭＩ
Ｍ容量素子を構成する下部電極を、その後の熱処理にも
耐え得るタンタル膜としたので、容量絶縁膜を熱酸化シ
リコン膜とすることができる。この熱酸化シリコン膜
は、スパッタ法により形成される酸化シリコン膜と比較
し緻密であるため、ＴＤＤＢ特性の向上を図ることがで
きる。ここで、ＴＤＤＢとは、容量酸化膜の壊れ安さを
示すパラメータである。
Ｍ容量素子を構成する下部電極を、その後の熱処理にも
耐え得るタンタル膜としたので、容量絶縁膜を熱酸化シ
リコン膜とすることができる。この熱酸化シリコン膜
は、スパッタ法により形成される酸化シリコン膜と比較
し緻密であるため、ＴＤＤＢ特性の向上を図ることがで
きる。ここで、ＴＤＤＢとは、容量酸化膜の壊れ安さを
示すパラメータである。
【００３０】また、熱処理により酸化シリコン膜を形成
することができるため酸化シリコン膜の薄膜化（高誘電
率化）を図ることができ、ＭＩＭ容量素子の容量を大き
くすることができる。また、小面積で大容量を得ること
ができるためチップ面積の縮小化を図ることができる。
することができるため酸化シリコン膜の薄膜化（高誘電
率化）を図ることができ、ＭＩＭ容量素子の容量を大き
くすることができる。また、小面積で大容量を得ること
ができるためチップ面積の縮小化を図ることができる。
【００３１】また、ＭＩＭ容量素子を構成する下部電極
およびＣＭＯＳを構成するＭＩＳＦＥＴのゲート電極を
タンタル膜としたので、これらの膜を同一工程で形成す
ることができ、製造工程を簡略化することができる。
およびＣＭＯＳを構成するＭＩＳＦＥＴのゲート電極を
タンタル膜としたので、これらの膜を同一工程で形成す
ることができ、製造工程を簡略化することができる。
【００３２】さらに、ＣＭＯＳを構成するＭＩＳＦＥＴ
のゲート電極を低抵抗のタンタル膜としたので、デュア
ルゲート構造とするまでもなくゲート電極を低抵抗化す
ることができる。なお、ポリシリコンは、１２０μΩ・
ｃｍ／２７℃であるのに対し、タンタルは、１２．４μ
Ω・ｃｍ／０℃である。従って、容易な製造工程で、ゲ
ート電極を低抵抗化することができる。
のゲート電極を低抵抗のタンタル膜としたので、デュア
ルゲート構造とするまでもなくゲート電極を低抵抗化す
ることができる。なお、ポリシリコンは、１２０μΩ・
ｃｍ／２７℃であるのに対し、タンタルは、１２．４μ
Ω・ｃｍ／０℃である。従って、容易な製造工程で、ゲ
ート電極を低抵抗化することができる。
【００３３】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００３４】特に、前記実施の形態においてはＭＩＭ容
量素子と同一基板上にＣＭＯＳを形成したが、ＣＭＯＳ
の他、バイポーラトランジスタを形成してもよい。この
場合、ＭＩＭ容量素子の下部電極を構成するタンタル膜
をバイポーラトランジスタのベース電極と同一工程で形
成することができる。
量素子と同一基板上にＣＭＯＳを形成したが、ＣＭＯＳ
の他、バイポーラトランジスタを形成してもよい。この
場合、ＭＩＭ容量素子の下部電極を構成するタンタル膜
をバイポーラトランジスタのベース電極と同一工程で形
成することができる。
【００３５】また、ＭＩＭ容量素子の下部電極を構成す
るタンタル膜上にシリコン膜を形成し、熱酸化すること
により熱酸化シリコン膜としたが、タンタル膜を直接熱
酸化することによりＴａＯ2を形成し、容量絶縁膜とし
てもよい。
るタンタル膜上にシリコン膜を形成し、熱酸化すること
により熱酸化シリコン膜としたが、タンタル膜を直接熱
酸化することによりＴａＯ2を形成し、容量絶縁膜とし
てもよい。
【００３６】また、ＭＩＭ容量素子の下部電極をＡｌ膜
とした場合は、Ａｌ膜形成後に高温処理を行うことがで
きないが、Ａｌ膜表面を陽極酸化することによりアルミ
ナ（Ａｌ2Ｏ3）膜を形成し、容量絶縁膜とすることも考
え得る。
とした場合は、Ａｌ膜形成後に高温処理を行うことがで
きないが、Ａｌ膜表面を陽極酸化することによりアルミ
ナ（Ａｌ2Ｏ3）膜を形成し、容量絶縁膜とすることも考
え得る。
【００３７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００３８】本発明の半導体集積回路装置においては、
容量素子を構成する下部電極をタンタル膜としたので、
容量絶縁膜を熱酸化シリコン膜とすることができる。そ
の結果、容量絶縁膜の薄膜化を図ることができ、容量素
子の高容量化を図ることができる。また、容量素子の高
集積化を図ることができる。
容量素子を構成する下部電極をタンタル膜としたので、
容量絶縁膜を熱酸化シリコン膜とすることができる。そ
の結果、容量絶縁膜の薄膜化を図ることができ、容量素
子の高容量化を図ることができる。また、容量素子の高
集積化を図ることができる。
【００３９】また、本発明の半導体集積回路装置におい
ては、容量素子を構成する下部電極およびＣＭＯＳを構
成するＭＩＳＦＥＴのゲート電極をタンタル膜としたの
で、これらの膜を同一工程で形成することができ、製造
工程を簡略化することができる。
ては、容量素子を構成する下部電極およびＣＭＯＳを構
成するＭＩＳＦＥＴのゲート電極をタンタル膜としたの
で、これらの膜を同一工程で形成することができ、製造
工程を簡略化することができる。
【００４０】さらに、ＣＭＯＳを構成するＭＩＳＦＥＴ
のゲート電極をタンタル膜としたので、ゲート電極の低
抵抗化を図ることができる。
のゲート電極をタンタル膜としたので、ゲート電極の低
抵抗化を図ることができる。
【図１】本発明の実施の形態である半導体集積回路装置
の製造工程の途中における基板の要部断面図である。
の製造工程の途中における基板の要部断面図である。
【図２】本発明の実施の形態である半導体集積回路装置
の製造工程の途中における基板の要部断面図である。
の製造工程の途中における基板の要部断面図である。
【図３】本発明の実施の形態である半導体集積回路装置
の製造工程の途中における基板の要部断面図である。
の製造工程の途中における基板の要部断面図である。
【図４】本発明の実施の形態である半導体集積回路装置
の製造工程の途中における基板の要部断面図である。
の製造工程の途中における基板の要部断面図である。
【図５】本発明の実施の形態である半導体集積回路装置
の製造工程の途中における基板の要部断面図である。
の製造工程の途中における基板の要部断面図である。
【図６】本発明の実施の形態である半導体集積回路装置
の製造工程の途中における基板の要部断面図である。
の製造工程の途中における基板の要部断面図である。
【図７】本発明の実施の形態である半導体集積回路装置
の要部断面図である。
の要部断面図である。
１ 半導体基板 ２ 素子分離 ３ ｐ型ウエル ４ ｎ型ウエル ７ 酸化シリコン膜 ８ ゲート酸化膜 ９ タンタル膜 １０ 窒化シリコン膜 １１ ｎ-型半導体領域 １２ ｐ-型半導体領域 １３ サイドウォールスペーサ １４ ｎ+型半導体領域 １５ ｐ+型半導体領域 １６ シリコン膜 １７ 熱酸化シリコン膜 １８ 絶縁膜 １９ アルミニウム膜 Ｇ ゲート電極 Ｕ 上部電極 Ｃ 容量絶縁膜 Ｄ 下部電極 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 29/43 29/78 (72)発明者 今井 俊則 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4M104 AA01 BB17 CC05 DD04 DD08 DD65 DD94 EE05 EE17 GG09 GG10 GG14 HH16 5F038 AC02 AC18 EZ14 EZ16 EZ20 5F040 DA00 DB03 DB07 DB09 DC01 EC04 EC08 EF02 FA03 FA07 FA18 5F048 AA09 AC03 AC10 BA01 BB09 BC06 BE03 BG13 DA27
Claims (1)
- 【請求項１】 半導体基板主表面に形成されたｎチャネ
ル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴと、
容量素子とを有する半導体集積回路装置であって、 （ａ）前記ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル
型ＭＩＳＦＥＴは、前記半導体基板中に形成されたソー
スおよびドレインと、このソースおよびドレイン間上に
ゲート絶縁膜を介し形成された第１のタンタル膜より成
るゲート電極とを有し、 （ｂ）前記容量素子は、第２のタンタル膜より成る下部
電極と、この下部電極上に形成された熱酸化シリコン膜
より成る容量絶縁膜と、この容量絶縁膜上に形成された
導電性膜より成る上部電極とを有すること、を特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000247875A JP2002064148A (ja) | 2000-08-17 | 2000-08-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000247875A JP2002064148A (ja) | 2000-08-17 | 2000-08-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002064148A true JP2002064148A (ja) | 2002-02-28 |
Family
ID=18737877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000247875A Pending JP2002064148A (ja) | 2000-08-17 | 2000-08-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002064148A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100482029B1 (ko) * | 2002-07-25 | 2005-04-13 | 동부아남반도체 주식회사 | 엠아이엠 캐패시터 형성방법 |
| JP2013110428A (ja) * | 2006-12-28 | 2013-06-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2019124162A1 (ja) * | 2017-12-20 | 2019-06-27 | 株式会社村田製作所 | 半導体装置及びその製造方法 |
-
2000
- 2000-08-17 JP JP2000247875A patent/JP2002064148A/ja active Pending
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| WO2019124162A1 (ja) * | 2017-12-20 | 2019-06-27 | 株式会社村田製作所 | 半導体装置及びその製造方法 |
| JPWO2019124162A1 (ja) * | 2017-12-20 | 2020-11-19 | 株式会社村田製作所 | 半導体装置及びその製造方法 |
| US11474063B2 (en) | 2017-12-20 | 2022-10-18 | Murata Manufacturing Co., Ltd. | Semiconductor device having a porous metal oxide film and a semiconductor substrate with a connection electrically connected to the porous metal oxide film |
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