WO2011097783A1 - 电容器结构及其制造方法 - Google Patents

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WO2011097783A1
WO2011097783A1 PCT/CN2010/001458 CN2010001458W WO2011097783A1 WO 2011097783 A1 WO2011097783 A1 WO 2011097783A1 CN 2010001458 W CN2010001458 W CN 2010001458W WO 2011097783 A1 WO2011097783 A1 WO 2011097783A1
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electrode
electrode layer
stacked
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PCT/CN2010/001458
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梁擎擎
钟汇才
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中国科学院微电子研究所
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    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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Definitions

  • the present invention relates to a capacitor structure and a method of fabricating the same, and more particularly to an integrated capacitor structure for an embedded memory device and a method of fabricating the same. Background technique
  • Integrated capacitors can be used in analog and RF circuit applications where it is often desirable to obtain capacitance values above pF.
  • the maximum planar capacitance density achievable in current integrated circuit processes is approximately tens of fF/m 2 , and capacitors require a large chip area in order to achieve capacitance values above pF required in the above applications. This not only significantly reduces the degree of integration, but also leads to longer wiring and parasitic effects.
  • the capacitance of the memory cell is a key parameter for determining the retention time. In order to obtain a longer retention time per storage unit (cel l ), this also requires that the capacitance density value of the integrated capacitor should be as large as possible.
  • the obtained capacitance value may be too small to make the eDRAM cell obtain the desired holding time.
  • a multilayer ceramic capacitor comprising a laminate of a dielectric layer paste and an internal electrode layer paste and a sintering step thereof is disclosed in U.S. Patent Application Serial No. 2,005,058, 061, issued to A.S. Pat. Although the multilayer ceramic capacitor structure reduces surface area, it lacks compatibility with integrated circuit processes. Summary of the invention
  • a capacitor structure comprising: a plurality of stacked capacitors formed on a substrate, each stacked capacitor including a top plate, a bottom plate, and a dielectric sandwiched therebetween And a capacitor first electrode and a capacitor second electrode for connecting the plurality of stacked capacitors in parallel, wherein the plurality of stacked capacitors comprise first stacked capacitors and second stacked capacitors alternately stacked, each A bottom plate of a first stacked capacitor and a top plate of a second stacked capacitor located thereunder are formed by a common first electrode layer, and a bottom plate of each of the second stacked capacitors and a bottom portion thereof
  • the top plate of a stacked capacitor is formed from a common second electrode layer, characterized in that the first electrode layer and the second electrode layer are composed of different conductive materials.
  • a method of fabricating a capacitor structure comprising the steps of: a) forming an insulating layer on a semiconductor substrate; b) alternately depositing a first electrode layer, a first dielectric on the insulating layer a layer, a second electrode layer and a second dielectric layer to form a multilayer structure; c) etching the first side of the multilayer structure, wherein the first electrode layer, the first dielectric layer, and the second dielectric layer Selectively removing a portion of the second electrode layer exposed on the first side to leave a recess on the first side; d) etching the second side of the multilayer structure, wherein the second electrode is opposite to the second electrode a layer, a first dielectric layer, a second dielectric layer, selectively removing a portion of the first electrode layer exposed on the second side, thereby leaving a recess on the second side; e) depositing on the multilayer structure a cover layer of insulating material; f) forming
  • the capacitor structure of the present invention since a plurality of stacked stacked capacitors are used and connected in parallel, the capacitor structure has a small chip footprint and a large capacitance. Also, the capacitance of the capacitor can be easily changed by changing the number of laminations in the multilayer structure. Therefore, the capacitor structure also provides better design freedom.
  • a capacitor structure is formed in the shallow trench isolation region (STI) to ensure that the design freedom of the active device is not affected.
  • STI shallow trench isolation region
  • the capacitor structure can be formed by an etching step using a mask, so that it can be fabricated by an integrated circuit process.
  • a stacked multilayer structure is formed primarily at the process front end (FEOL), wherein the steps of depositing the dielectric layer and the conductive layer are fully compatible with existing processes, requiring only a small amount of additional masking and deposition steps.
  • FEOL process front end
  • M0L middle section of the process
  • a capacitor opening is formed simultaneously with the step of forming the contact opening, without the need for an additional mask and deposition step.
  • FIGS. 1-8 are cross-sectional views schematically showing capacitor structures at various stages of the method in accordance with the present invention. detailed description
  • the manufacturing process of an integrated circuit can generally be divided into a process front end (FE0L, which refers to starting from a substrate wafer to before forming a metal silicide for contact such as NiSi), and a process middle section (M0L, which refers to forming a metal silicide to form a first Before the layer metal is connected) and the back end of the process (BE0L, which means forming the first layer of metal wiring and later).
  • FE0L process front end
  • M0L process middle section
  • BE0L back end of the process
  • the process front end (FE0L) for example, between the steps of forming the gate sidewalls and the extension and halo implantation steps in a standard CMOS process, the following steps for forming a capacitor structure shown in FIGS. 1 to 5 are sequentially performed. .
  • a bottom insulating layer 11 is first deposited on a substrate 10 by a known deposition process such as PVD, CVD, atomic layer deposition, sputtering, etc., and then the first electrode layer 21 and the first dielectric layer 22 are alternately deposited.
  • the second electrode layer 23 and the second dielectric layer 24 are formed to form a multilayer structure in which the stacked layers 20 including the first electrode layer 21, the first dielectric layer 22, the second electrode layer 23, and the second dielectric layer 24 are repeatedly stacked.
  • silicon oxide layers 25 and 26 are formed on top of the multilayer structure by the above deposition process or a separate thermal oxidation process to protect the formed multilayer structure and serve as a hard mask in the subsequent steps.
  • the multilayer structure is patterned by an etching process in which a photoresist mask is used, and an example is formed. Such as the shape of a strip.
  • the patterning may include the steps of: forming a patterned photoresist mask on the multilayer structure by a photolithography process including exposure and development; by dry etching, such as ion milling, plasma etching, reactive ion etching The laser ablation, or by wet etching in which an etchant solution is used, removes the exposed portion of the multilayer structure; removing the photoresist mask by dissolving or ashing in a solvent.
  • the bottom insulating layer 11 electrically insulates the capacitor structure from the substrate 10 so that the capacitor structure can be formed on or on the metal layer in the substrate 10.
  • the area of the first electrode layer 21 and the second electrode layer 23, the material and thickness of the first dielectric layer 22 and the second dielectric layer 24, and the number of the laminates 20 may be determined according to the process level and the capacitance of the required capacitor. .
  • the thickness of the laminate 20 is about 2 ⁇ T40nm, and the number of the laminates 20 is about 10CT1000 layers.
  • the first electrode layer 21 and the second electrode layer 23 respectively serve as a plate of the capacitor, and may be a metal layer, a doped polysilicon layer, or a laminate including a metal layer and a doped polysilicon layer.
  • the material of the metal layer is Ta (:, TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax, MoNx, TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix, Ni3Si, Pt, Ru, Ir, Mo , HfRu, RuOx and combinations of the various metallic materials described.
  • the first electrode layer 21 and the second electrode layer 23 should be composed of a material exhibiting different etching speeds in the etching step, and preferably, the first electrode layer 21 is polysilicon, and the second electrode layer 23 is TiN.
  • the first dielectric layer 22 and the second dielectric layer 24 may be composed of the same or different dielectric materials, including, for example, oxides, nitrides, oxynitrides, silicates, aluminates, titanates, wherein, for example, oxides comprising Si0 2, Hf0 2, Zr0 2 , A1 2 0 3, Ti0 2, L3 ⁇ 40 3, for example, comprises nitride Si 3 N 4, including silicates such as HfSiOx, e.g. aluminates including LaA10 3, titanates comprise e.g. SrTi0 3 , oxynitrides include, for example, SiO.
  • the dielectric material may be formed not only by a material known to those skilled in the art, but also a material developed for a capacitor dielectric in the future.
  • a photoresist mask 27 is formed by a photolithography process.
  • the photoresist mask 27 exposes one side of the multilayer structure (hereinafter referred to as "first side”) and blocks most of the top surface of the multilayer structure and the other side (hereinafter referred to as "second side”) ).
  • the second electrode is selectively removed with respect to the first electrode layer 21, the first dielectric layer 22, and the second dielectric layer 24 by isotropic etching, such as conventional wet etching in which an etchant solution is used.
  • isotropic etching such as conventional wet etching in which an etchant solution is used.
  • a depression is formed on the first side.
  • the photoresist mask is then removed by dissolving or ashing in a solvent.
  • a photoresist mask 28 is formed by a photolithography process.
  • the photoresist mask 28 exposes the second side of the multilayer structure and blocks most of the top surface of the multilayer structure and the first side.
  • a portion of the first electrode layer 21 is selectively removed with respect to the first dielectric layer 22, the second dielectric layer 24, and the second electrode layer 23 by isotropic etching, such as conventional wet etching in which an etchant solution is used.
  • the first electrode layer 21 is etched only on the second side of the multilayer structure, and is etched away from the side thereof to the inside thereof by a depth of about 2 to 10 mn, thereby being in a multilayer structure A recess is formed on the second side.
  • the photoresist mask is then removed by dissolving or ashing in a solvent.
  • the covered SiN layer 29 is deposited on the multilayer structure by a known deposition process such as PVD, CVD, atomic layer deposition, sputtering, or the like.
  • the SiN layer 29 is then subjected to a chemical mechanical planarization (CMP) process to obtain a flat surface on the multilayer structure.
  • CMP chemical mechanical planarization
  • the SiN layer 29 functions to isolate and protect the multilayer structure and fill the recesses on the first side and the second side of the multilayer structure.
  • CMOS process such as performing source/drain extension and halo implantation steps.
  • the etching process used to form the contact openings and capacitor openings is typically anisotropic, such as reactive ion etching (RIE).
  • RIE reactive ion etching
  • the SiN layer 29 fills the recesses on the first side and the second side of the multilayer structure, and therefore, in the step of forming the opening, a part of SiN located in the recess remains.
  • a portion of the SiN located in the recess on the first side of the multilayer structure electrically insulates the second electrode layer 23 from the first electrode to be formed in the capacitor opening 31, and is located in the recess on the second side of the multilayer structure
  • a portion of SiN causes the first electrode layer 21 to be electrically insulated from the second electrode to be formed in the capacitor opening 32.
  • the photoresist mask 30 is removed by dissolving or ashing in a solvent.
  • the step of forming a contact simultaneously, or using an additional deposition step deposits a conductive material (e.g., tungsten) in the capacitor openings 31 and 32.
  • a conductive material e.g., tungsten
  • the conductive material in the capacitor opening 31 is in contact with all of the first electrode layers 21 in the multilayer structure, thereby providing the capacitor first electrode 33, and the conductive material in the capacitor opening 32 and all of the second electrode layers 23 in the multilayer structure Contact, thereby providing a capacitor second electrode 34.
  • an interlayer insulating layer 37 and a capacitor first electrode pad 35 and a capacitor second electrode pad 36 in the interlayer insulating layer are formed on the multilayer structure. Thereby the capacitor structure is completed.
  • each pair of adjacent first electrode layer 21 and second electrode layer 23 acts as a plate of a stacked capacitor
  • each of first dielectric layer 22 and second dielectric layer 24 Each of them serves as a dielectric layer of a capacitor, thereby forming a plurality of first stacked capacitors alternately stacked in a multilayer structure (including a first electrode layer 21, a first dielectric layer 22, and a second electrode layer in order from bottom to top) 23) and a plurality of second stacked capacitors (including the second electrode layer 23, the second dielectric layer 24, and the first electrode layer 21 in order from bottom to top).
  • the capacitor first electrode 33 and the capacitor second electrode 34 connect all of the first stacked capacitor and the second stacked capacitor in parallel.

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Description

电容器结构及其制造方法 技术领域
本发明涉及一种电容器结构及其制造方法，更具体地涉及用于嵌入式存储器件的 集成电容器结构及其制造方法。 背景技术
在诸如移动电话等应用领域， 对在衬底上形成的集成电容器存在着需求。 集成电 容器可以用于模拟和射频电路应用中， 其中通常期望获得 pF以上的电容值。 然而， 在目前的集成电路工艺中能达到的最大平面电容密度大约为几十个 fF/ m2，为了获得 上述应用中所需的 pF以上的电容值， 电容器需要占用较大的芯片面积。 这不仅显著 降低了集成度， 而且导致较长的连线而产生寄生效应。 另外， 在应用于数字电路的嵌 入式存储器 （如 eDRAM) 中， 存储单元的电容是决定保持时间（retention time)的关 键参数。 为了使每储存单元（cel l ) 获得更长的保持时间， 这也要求集成电容器的电 容密度值应当尽可能大。
在 Wang Geng等人的美国专利申请 No. US20090174031A1中已经提出了包括在衬 底中形成的深槽电容器的 eDRAM单元， 其中利用槽的侧壁提供了主要的极板面积， 从 而减小了在芯片表面的占用面积 （footprint ), 同时仍然可以获得较大的电容值。
然而， 采用深槽电容器的 eDRAM单元存在着许多工艺上的困难， 例如， 由于深槽 具有高纵横比 （aspect ratio), 在用于形成深槽的反应离子蚀刻 （RIE) 步骤中需要 较长的蚀刻时间， 并且， 在随后的填充步骤中可能出现孔洞等缺陷。 结果， 深槽电容 器的制造成本较高， 并且可靠性较差。
另一方面， 由于上述工艺的困难限制了可以形成的槽的深度， 所获得的电容值可 能过小而不足以使得 eDRAM单元获得理想的保持时间。
在 Yasuo Watanabe等人的美国专利申请 US20050095861A1 中公开了一种多层陶 瓷电容器， 其中包含电介质层膏和内部电极层膏的叠层及其烧结步骤。 尽管该多层陶 瓷电容器结构减小了表面积， 但却缺乏与集成电路工艺的兼容性。 发明内容
本发明的目的是提供一种芯片占用面积小并且容易制造的集成电容器结构。 根据本发明的一方面， 提供一种电容器结构， 包括： 在衬底上形成的多个叠层电 容器， 每一个叠层电容器包括顶极板、 底极板和夹在二者之间的电介质， 以及用于将 所述多个叠层电容器并联连接的电容器第一电极和电容器第二电极， 其中，所述多个 叠层电容器包括交替堆叠的第一叠层电容器和第二叠层电容器，每一个第一叠层电容 器的底极板与位于其下方的第二叠层电容器的顶极板由公共的第一电极层形成，每一 个第二叠层电容器的底极板与位于其下方的第一叠层电容器的顶极板由公共的第二 电极层形成， 其特征在于所述第一电极层和所述第二电极层由不同的导电材料组成。
根据本发明的另一方面， 提供一种制造电容器结构的方法， 包括以下步骤： a)在 半导体衬底上形成绝缘层； b)在所述绝缘层上交替沉积第一电极层、 第一电介质层、 第二电极层和第二电介质层， 以形成多层结构； c) 对所述多层结构的第一侧面进行 蚀刻， 其中相对于第一电极层、 第一电介质层、 第二电介质层， 选择性去除第二电极 层在第一侧面上暴露的一部分， 从而在所述第一侧面上留下凹陷； d) 对所述多层结 构的第二侧面进行蚀刻， 其中相对于第二电极层、 第一电介质层、 第二电介质层， 选 择性去除第一电极层在第二侧面上暴露的一部分， 从而在所述第二侧面上留下凹陷； e) 在所述多层结构上沉积绝缘材料的覆盖层； f) 在所述覆盖层中形成暴露所述第一 侧面和所述第二侧面的开口，其中在第一侧面和第二侧面上的凹陷中留下所述绝缘材 料； g) 在所述开口中填充导电材料。
在本发明的电容器结构中， 由于使用了堆叠的多个叠层电容器并将其并联连接， 因此该电容器结构的芯片占用面积较小而电容量较大。 并且， 通过改变多层结构中的 叠层的数量， 可以容易地改变电容器的电容量。 因此， 该电容器结构也提供了更佳的 设计自由度。
优选地， 在浅沟隔离区 （STI ) 中形成电容器结构， 以保证不影响有源器件的设 计自由度。
并且， 由于第一电极层和第二电极层由不同的材料组成， 因此该电容器结构可以 利用采用掩模的蚀刻步骤形成， 从而可以采用集成电路工艺来制造。
优选地， 在工艺前端（FE0L)主要形成叠层的多层结构， 其中沉积电介质层和导 电层的步骤与现有的工艺完全兼容， 只需要使用少量的附加掩模和沉积步骤。进一步 优选地， 在工艺中段 （M0L) 中， 与形成接触开口的步骤同时形成电容器幵口， 不需 要采用附加的掩模及沉积步骤。 附图说明
图 1-8是示意性地示出根据本发明的方法的各个阶段的电容器结构的截面图。 具体实施方式
以下将参照附图更详细地描述本发明。 在各个附图中， 相同的元件采用类似的附 图标记来表示。 为了清楚起见， 附图中的各个部分没有按比例绘制。
应当理解， 在描述器件的结构时， 当将一层、 一个区域称为位于另一层、 另一个 区域 "上面"或 "上方" 时， 可以指直接位于另一层、 另一个区域上面， 或者在其与 另一层、 另一个区域之间还包含其它的层或区域。 并且， 如果将器件翻转， 该一层、 一个区域将位于另一层、 另一个区域 "下面"或 "下方" 。
如果为了描述直接位于另一层、 另一个区域上面的情形， 本文将采用 "直接 在……上面"或 "在……上面并与之邻接" 的表述方式。
在下文中描述了本发明的许多特定的细节， 例如器件的结构、 材料、 尺寸、 处理 工艺和技术， 以便更清楚地理解本发明。 但正如本领域的技术人员能够理解的那样， 可以不按照这些特定的细节来实现本发明。
集成电路的制造工艺通常可以分为工艺前端（FE0L， 指从衬底硅片开始到形成用 于接触的金属硅化物如 NiSi之前）、 工艺中段 （M0L， 指从形成金属硅化物到形成第 一层金属连线之前） 和工艺后端 （BE0L, 指形成第一层金属连线及以后）。
为了获得与现有半导体器件制造工艺的最佳兼容性，在下文的实施例中描述了在 工艺前端和工艺中段分别实施本发明的特定步骤。 然而， 应当理解， 也可以在连续的 独立步骤中完成电容器的制造， 其中使用专用于电容器结构的掩模。
在工艺前端 （FE0L ) 中， 例如在标准的 CMOS工艺中的形成栅极侧壁的步骤和延 伸及晕圈注入步骤之间， 依次执行图 1至 5所示的用于形成电容器结构的以下步骤。
参见图 1， 通过己知的沉积工艺， 如 PVD、 CVD、 原子层沉积、 溅射等， 在衬底 10 上首先沉积底部绝缘层 11， 然后交替沉积第一电极层 21、 第一电介质层 22、 第二电 极层 23和第二电介质层 24， 从而形成包含第一电极层 21、第一电介质层 22、第二电 极层 23和第二电介质层 24的叠层 20重复堆叠的多层结构。
然后， 通过上述沉积工艺或单独的热氧化工艺在多层结构顶部形成氧化硅层 25 和 26， 以保护所形成的多层结构， 并在随后的步骤中作为硬掩模。
然后，.通过其中使用光抗蚀剂掩模的蚀刻工艺， 使多层结构经过图案化， 形成例 如条形的形状。
该图案化可以包括以下步骤： 通过包含曝光和显影的光刻工艺， 在多层结构上形 成含有图案的光抗蚀剂掩模； 通过干法蚀刻， 如离子铣蚀刻、 等离子蚀刻、 反应离子 蚀刻、 激光烧蚀， 或者通过其中使用蚀刻剂溶液的湿法蚀刻， 去除多层结构的暴露部 分； 通过在溶剂中溶解或灰化去除光抗蚀剂掩模。
尽管未在图中示出，在衬底 10中还可以包含己经形成的半导体器件的其它部分， 如源 /漏区、 沟道区、 栅极电介质、 栅极等。底部绝缘层 11使得电容器结构与衬底 10 之间电绝缘， 从而在衬底 10中的金属层上或绝缘层上都可以形成该电容器结构。
可以根据工艺水平和所需电容器的电容量大小来确定第一电极层 21和第二电极 层 23的面积、 第一电介质层 22和第二电介质层 24的材料和厚度、 以及叠层 20的数 量。 例如， 叠层 20的厚度为大约 2{T40nm， 叠层 20的数量大约为 10CT1000层。
第一电极层 21和第二电极层 23分别作为电容器的极板， 可以是金属层、 掺杂多 晶硅层、 或包括金属层和掺杂多晶硅层的叠层。 金属层的材料为 Ta (：、 TiN、 TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax, MoNx、 TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN、 PtSix、 Ni3Si、 Pt、 Ru、 Ir、 Mo、 HfRu、 RuOx和所述各种金属材料的组 合。
如下所述，第一电极层 21和第二电极层 23应当由在蚀刻步骤中表现出不同蚀刻 速度的材料构成， 优选地， 第一电极层 21为多晶硅， 第二电极层 23为 TiN。
第一电介质层 22和第二电介质层 24可以由相同或不同的电介质材料构成，例如 包括氧化物、 氮化物、 氧氮化物、 硅酸盐、 铝酸盐、 钛酸盐， 其中， 氧化物例如包括 Si02、Hf02, Zr02、 A1203、 Ti02、 L¾03,氮化物例如包括 Si3N4，硅酸盐例如包括 HfSiOx, 铝酸盐例如包括 LaA103, 钛酸盐例如包括 SrTi03， 氧氮化物例如包括 Si0N。 并且， 电 介质材料不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于 电容器电介质的材料。
接着， 参见图 2， 通过光刻工艺形成光抗蚀剂掩模 27。 该光抗蚀剂掩模 27露出 多层结构的一个侧面（以下称为 "第一侧面")， 并遮挡多层结构的顶部表面的大部分 和另一个侧面 （以下称为 "第二侧面")。
接着， 参见图 3， 通过各向同性蚀刻， 例如其中使用蚀刻剂溶液的常规湿法蚀刻， 相对于第一电极层 21、 第一电介质层 22、 第二电介质层 24， 选择性去除第二电极层 23的一部分。 由于光抗蚀剂掩模 27的存在，第二电极层 23仅在多层结构的第一侧面上受到蚀 刻， 从其侧面向其内部被蚀刻掉大约 2〜10nm的深度， 从而在多层结构的第一侧面上 形成凹陷。
然后， 通过在溶剂中溶解或灰化去除光抗蚀剂掩模。
接着， 参见图 4， 通过光刻工艺形成光抗蚀剂掩模 28。 该光抗蚀剂掩模 28露出 多层结构的第二侧面， 并遮挡多层结构的顶部表面的大部分和第一侧面。
通过各向同性蚀刻， 例如其中使用蚀刻剂溶液的常规湿法蚀刻， 相对于第一电介 质层 22、 第二电介质层 24、 第二电极层 23， 选择性去除第一电极层 21的一部分。
由于光抗蚀剂掩模 28的存在，第一电极层 21仅在多层结构的第二侧面上受到蚀 刻， 从其侧面向其内部被蚀刻掉大约 2〜10mn的深度， 从而在多层结构的第二侧面上 形成凹陷。
然后， 通过在溶剂中溶解或灰化去除光抗蚀剂掩模。
接着， 参见图 5， 通过己知的沉积工艺， 如 PVD、 CVD、 原子层沉积、 溅射等， 在 多层结构上沉积覆盖的 SiN层 29。随后对 SiN层 29进行化学机构平面化（CMP)处理， 在多层结构上获得平整的表面。 在随后的步骤中， 该 SiN层 29起到隔离和保护多层 结构的作用， 并且填充了多层结构的第一侧面和第二侧面上的凹陷。
接着， 可以进行标准的 CMOS工艺， 例如执行源 /漏延伸和晕圈注入步骤。
在工艺中段 （M0L) 中， 继续图 6至 8所示的用于制造电容器结构的以下步骤。 参见图 6，在形成接触开口的步骤中， 同时在 SiN层 29中分别形成暴露多层结构 的第一侧面和第二侧面的两个电容器开口 31、 32，分别用于在随后的步骤中形成电容 器的第一电极和第二电极。 由于使用同一个光抗蚀剂掩模 30形成接触开口和电容器 开口， 因此不必使用附加的掩模和附加的蚀刻步骤。
用于形成接触开口和电容器开口的蚀刻工艺通常是各向异性的，例如反应离子蚀 刻（RIE)。如上所述， SiN层 29填充多层结构的第一侧面和第二侧面上的凹陷， 因此， 在形成开口的步骤中， 位于凹陷中的一部分 SiN保留下来。 其中， 位于多层结构的第 一侧面上的凹陷中的一部分 SiN使得第二电极层 23与电容器开口 31中将形成的第一 电极电绝缘，而位于多层结构的第二侧面上的凹陷中的一部分 SiN使得第一电极层 21 与电容器开口 32中将形成的第二电极电绝缘。
然后， 通过在溶剂中溶解或灰化去除光抗蚀剂掩模 30。
接着， 参见图 7， 通过已知的沉积工艺， 如 PVD、 CVD、 原子层沉积、 溅射等， 与 形成接触的步骤同时， 或者利用附加的沉积步骤， 在电容器开口 31和 32中沉积导电 材料 （例如钨）。 电容器开口 31中的导电材料与多层结构中的所有第一电极层 21接 触， 从而提供了电容器第一电极 33， 而电容器开口 32中的导电材料与多层结构中的 所有第二电极层 23接触， 从而提供了电容器第二电极 34。
接着，参见图 8，在多层结构上形成层间绝缘层 37和位于层间绝缘层中的电容器 第一电极悍盘 35和电容器第二电极焊盘 36。 从而完成了电容器结构。
在最终的电容器结构中，每一对相邻的第一电极层 21和第二电极层 23均作为一 个叠层电容器的极板，而第一电介质层 22和第二电介质层 24中的每一个均作为一个 电容器的电介质层， 从而在多层结构中形成交替堆叠的多个第一叠层电容器（其中按 照从下至上的顺序包含第一电极层 21、 第一电介质层 22、 第二电极层 23 ) 和多个第 二叠层电容器 （其中按照从下至上的顺序包含第二电极层 23、 第二电介质层 24、 第 一电极层 21 )。 电容器第一电极 33和电容器第二电极 34将所有的第一叠层电容器和 第二叠层电容器并联连接。
然后， 在工艺后端 （BE0L) 中， 继续制造半导体器件的其余步骤。
以上描述只是为了示例说明和描述本发明， 而非意图穷举和限制本发明。 因此， 本发明不局限于所描述的实施例。 对于本领域的技术人员明显可知的变型或更改， 均 在本发明的保护范围之内。

Claims

权 利 要 求
1、 一种电容器结构， 包括：
在衬底上形成的多个叠层电容器， 每一个叠层电容器包括顶极板、 底极板和夹在 二者之间的电介质， 以及
用于将所述多个叠层电容器并联连接的电容器第一电极和电容器第二电极， 其中， 所述多个叠层电容器包括交替堆叠的第一叠层电容器和第二叠层电容器， 每一个第一叠层电容器的底极板与位于其下方的第二叠层电容器的顶极板由公共的 第一电极层形成，每一个第二叠层电容器的底极板与位于其下方的第一叠层电容器的 顶极板由公共的第二电极层形成，
其特征在于
所述第一电极层和所述第二电极层由不同的导电材料组成。
2、 根据权利要求 1所述的电容器结构， 其中， 所述不同的导电材料具有不同的 蚀刻速率。
3、 根据权利要求 2所述的电容器结构， 其中所述第一电极层的导电材料和所述 第二电极层的导电材料分别选自金属层、 掺杂多晶硅层、 或包括金属层和掺杂多晶硅 层中的一种。
4、根据权利要求 3所述的电容器结构，其中所述金属层由选自为 TaC、TiN、TaTbN、 TaErN、 TaYbN、 TaSiN、 HfSiN、 MoSiN、 RuTax、 NiTax, MoNx、 TiSiN、 TiCN、 TaAlC、 TiAlN、 TaN、 PtSix、 Ni3Si、 Pt、 Ru、 Ir、 Mo> HfRu、 RuOx及其任意组合的一种材料 构成。
5、 根据权利要求 4所述的电容器结构， 其中第一电极层由多晶硅构成， 第二电 极层由 TiN构成。
6、 根据权利要求 1所述的电容器结构， 其中第一叠层电容器和第二电容器包括 相同的电介质。 .
7、 根据权利要求 1所述的电容器结构， 其中第一叠层电容器和第二电容器包括 不同的电介质。
8、 根据权利要求 1所述的电容器结构， 其中
所述电容器第一电极在所述电容器结构的第一侧面直接接触所有第一电极层，并 且与所有第二电极层电隔离； 以及 所述电容器第二电极在所述电容器结构的与所述第一侧面相对的第二侧面直接 接触所有第二电极层， 并且与所有第一电极层电隔离。
9、 根据权利要求 1所述的电容器结构， 形成浅沟隔离区中。
10、 一种制造电容器结构的方法， 包括以下步骤：
a) 在半导体衬底上形成绝缘层；
b) 在所述绝缘层上交替沉积第一电极层、 第一电介质层、 第二电极层和第二电 介质层， 以形成多层结构；
c) 对所述多层结构的第一侧面进行蚀刻， 其中相对于第一电极层、 第一电介质 层、 第二电介质层， 选择性去除第二电极层在第一侧面上暴露的一部分， 从而在所述 第一侧面上留下凹陷；
d) 对所述多层结构的第二侧面进行蚀刻， 其中相对于第二电极层、 第一电介质 层、 第二电介质层， 选择性去除第一电极层在第二侧面上暴露的一部分， 从而在所述 第二侧面上留下凹陷；
e) 在所述多层结构上沉积绝缘材料的覆盖层；
f) 在所述覆盖层中形成暴露所述第一侧面和所述第二侧面的开口， 其中在第一 侧面和第二侧面上的凹陷中留下所述绝缘材料；
g) 在所述开口中填充导电材料。
11、 根据权利要求 10所述的方法， 其中在工艺前端中执行步骤 a) - e)。
12、 根据权利要求 10所述的方法， 其中在工艺中段中执行步骤 f ) _g)。
13、根据权利要求 12所述的方法，其中与形成接触开口的步骤同时执行步骤 f )。
14、根据权利要求 13所述的方法，其中与填充接触开口的步骤同时执行步骤 g)。
15、 根据权利要求 14所述的方法， 其中第一电极层由多晶硅构成， 第二电极层 由 TiN构成。
16、 根据权利要求 10所述的方法， 其中所述第一电介质层和所述第二电介质层 由相同的材料组成。
17、 根据权利要求 10所述的方法， 其中所述第一电介质层和所述第二电介质层 由不同的材料组成。
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