JP3946429B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、より詳細には、容量及び抵抗素子が組み込まれた半導体装置の製造方法に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】
半導体集積回路等の半導体装置を搭載した電子機器において、発振回路、昇圧回路等に使用する容量素子及び抵抗素子は、半導体装置とは別に製造して電子機器に組み込んでいた。これは、容量素子及び抵抗素子等の各素子を別個に形成した方が発振周波数等の所望の回路定数が得やすいからである。
【0003】
近年、携帯情報端末等の小型で軽量な電子機器普及に伴い、これらの電子機器に組み込まれる半導体装置、容量素子、抵抗素子等自体の小型化、軽量化がより必要とされているが、別個に製造された容量素子等を半導体装置に搭載するためには、所定の面積を必要とし、電子機器の小型化の要請に反することになる。
このため、これまで別個に形成していた容量素子や抵抗素子等を、トランジスタ等の半導体装置を形成している同一基板上に製造する技術の開発が求められている。
例えば、図2(a)〜(h)に示したように、トランジスタの形成と同時に、同一シリコン基板上に、容量素子と抵抗素子とを製造する方法が提案されている。
【0004】
まず、図2(a)に示したように、ロコス酸化膜2a、ゲート酸化膜2b、素子分離領域2c、Nウェル3、Pウェル4が形成されたシリコン基板1上にポリシリコン層を堆積し、パターニングして、ロコス酸化膜2a上に第1電極5を、Nウェル3及びPウェル4上のゲート酸化膜2b上にそれぞれ第2電極6を形成する。さらに、フォトリソグラフィ及びエッチング技術を用いて形成したレジストパターン(図示せず)と第2電極6とをマスクとして用いて、Pウェル4及びNウェル3にそれぞれLDD領域7a、7bを形成する。
【0005】
次に、図2(b)に示したように、シリコン基板1上全面に第1絶縁膜17aを形成し、エッチバックして第1電極5及び第2電極6の側壁にサイドウォールスペーサ17を形成する(図2(c))。
次いで、図2(d)に示したように、Pウェル4に設けられたNMOSトランジスタ領域に開口を有するレジストパターン18をマスクとして用いてリンや砒素等をイオン注入し、N+拡散領域15aを形成し、NMOSトランジスタを形成する。
同様に、図2(e)に示したように、Nウェル3に設けられたPMOSトランジスタ領域に開口を有するレジストパターン19を用いてイオン注入し、P+拡散領域15bを形成し、PMOSトランジスタを形成する。
【0006】
続いて、図2(f)に示したように、全面に容量設定用の絶縁膜20を形成し、その上にポリシリコン層を形成してイオン注入によりリンをドーピングした後、このポリシリコン層をパターニングして第1電極5上に第3電極9を、ロコス酸化膜2a上に第4電極10をそれぞれ形成する(図2(g))。
その後、図2(h)に示したように、所定の形状のレジストパターン21を用いて、第3電極9にリンをイオン注入して、第3電極9を低抵抗化する。この際、リンがイオン注入されないように、第4電極10をレジストパターン21で覆うことにより、第4電極10は、ポリシリコン層の形成時の低効率をそのまま維持でき、所望の高抵抗素子を構成する。
【0007】
上記の各工程により、第1電極5と第3電極9とが容量素子、第2電極6が側壁にサイドウォールスペーサを有するNMOS及びPMOSトランジスタのゲート電極、第4電極10が抵抗素子をそれぞれ構成する複合型集積回路素子が完成する。
また、別の方法として、図3(a)〜(d)に示す方法が提案されている(特開平2−142177号公報)。
【0008】
この方法によれば、まず、図2(a)〜(b)と同様に、シリコン基板1上に、第1電極5及び第2電極6、さらにそれらの上に絶縁膜17aを形成する。その後、図3(a)に示したように、上記と同様の方法で、第1電極5上に第3電極9、ロコス酸化膜2a上に第4電極10を形成する。
続いて、図3(b)に示したように、絶縁膜17aをエッチバックして、第1電極5及び第2電極6の側壁にサイドウォールスペーサ17を形成する。
【0009】
次に、図3(c)に示したように、Pウェル4に設けられたNMOSトランジスタ領域及び第1電極5が形成された領域に開口を有するレジストパターン22をマスクとして用いて砒素イオンを注入することにより、N+拡散領域15aを形成してNMOSトランジスタを形成すると同時に、第3電極9の全面及び第1電極5の一部に砒素イオンをドーピングする。
次いで、図3(d)に示したように、Nウェル3に設けられたPMOSトランジスタ領域に開口を有するレジストパターン23をマスクとして用いてボロンイオンを注入することにより、P+拡散領域15bを形成して、PMOSトランジスタを形成し、複合型集積回路素子を完成させる。
【0010】
【発明が解決しようとする課題】
図2の方法では、サイドウォールスペーサ17形成用の絶縁膜17aと容量設定用の絶縁膜20とを別々に形成しているため、所定の容量を得るために絶縁膜20を薄膜化することができるとい利点がある。その一方で、製造工程が煩雑となるという問題がある。
例えば、図2(d)と(h)との工程は同等のイオン注入を行うものであるため、図2(d)のイオン注入を、図2(h)のイオン注入と兼ねることも考えられるが、その場合、以下のような問題が新たに生じることとなり、製造工程を簡略化することが困難である。
【0011】
つまり、両工程を兼ねると、図4に示したように、第3電極9へのイオン注入時には、NMOSトランジスタ上に絶縁膜20が形成されているため、注入イオンが絶縁膜20を貫通して注入されることとなり、N+拡散領域15aのシート抵抗は高めにばらつくこととなる。
【0012】
これに対して、図5(a)に示したように、絶縁膜20をエッチバックした後、イオン注入する方法が考えられるが、この場合には、絶縁膜20のエッチバック時に第2電極6のサイドウォールスペーサ17がエッチングされてサイドウォールスペーサ幅がばらつき、トランジスタ特性のばらつきを招くことになる。しかも、絶縁膜20のエッチバックは、第3電極9をマスクに行われるため、第3電極9と絶縁膜20の端面が同じになり(図5(b)参照)、第1電極5と第3電極9との間で絶縁膜20の界面からのリーク電流が大きくなり、容量絶縁膜としての信頼性が損なわれる。
【0013】
なお、リーク電流を防止するために、図6(b)に示したように、第3電極の外周に絶縁膜20を残すことも考えられるが、そのためには、図6(a)に示すようなレジストパターン31を形成するためのフォトリソグラフィ工程が必要になり、製造工程の簡略化を図ることができなくなる。
また、図3の方法では、サイドウォールスペーサ17形成用の絶縁膜17aが容量設定用の絶縁膜と共有され、しかも、第3電極9の低抵抗化とN+拡散領域15aのためのイオン注入とを同時に行っていることから、製造工程の簡略化が図れる。
【0014】
しかし、一般に、サイドウォールスペーサ幅はエッチバックする絶縁膜の厚さに依存することから、必要なサイドウォールスペーサを形成するためには、絶縁膜には100nm程度以上の膜厚が必要になる。一方容量Cは、εS/d(S:面積、d:絶縁膜の厚さ、ε:絶縁膜の誘電率)で与えられるとおり、絶縁膜の膜厚を薄くするほど、また、面積を大きくするほど、大きくすることができる。したがって、サイドウォールスペーサ形成用の絶縁膜を容量絶縁膜と兼ねる場合には、大きな容量を得るために、容量を形成する電極を大きくしなければならず、半導体装置の小型化の要請に反することとなる。
しかも、この製造方法においては、上記の方法と同様に、容量を構成する絶縁膜の端面からのリーク電流が生じ、容量絶縁膜としての信頼性が損なわれる。
【0015】
本発明は上記課題に鑑みなされたものであり、小型化、軽量化の要請に応じた半導体装置を、リーク電流の発生、抵抗値や特性のばらつきのない高い信頼性で、かつ製造工程の増加を招くことなく製造することができる半導体装置の製造方法を提供することを目的とする。
【0016】
【課題を解決するための手段】
本発明によれば、(a)半導体基板上にロコス酸化膜およびゲート酸化膜を形成し、(b)前記ロコス酸化膜およびゲート酸化膜の上にポリシリコンあるいは高融点金属シリサイドの単層膜又はこれらの積層膜からなる第1導電膜を堆積し、パターニングして、前記ロコス酸化膜上に容量素子下部電極としての第1電極を形成すると共に、前記ゲート酸化膜上にMOSトランジスタのゲート電極としての第2電極を前記第1電極と離間させて形成し、(b′)前記第2電極の両側に低濃度不純物拡散領域を形成し、(c)前記第1電極と第2電極とを被覆するように第1絶縁膜を形成し、(d)該第1絶縁膜上にポリシリコンあるいは高融点金属シリサイドの単層膜又はこれらの積層膜からなる第2導電膜を堆積し、パターニングして、前記第1電極上に第1絶縁膜を介して容量素子上部電極としての第3電極を形成すると共に、前記ロコス酸化膜上に第1絶縁膜を介して抵抗素子としての第4電極を形成し、(e)得られた半導体基板上に第2絶縁膜を形成し、該第2絶縁膜及び前記第1絶縁膜を順次エッチバックして少なくとも前記第2電極、第3電極及び第4電極の側壁にサイドウォールスペーサを形成し、(f)前記第2電極及びサイドウォールスペーサをマスクとして用いると共に、第4電極を被覆したマスクを用いて、イオン注入により高濃度不純物拡散領域を形成すると同時に、第3電極に低抵抗化のためのドーピングを行う半導体装置の製造方法が提供される。
【0017】
【発明の実施の形態】
本発明の半導体装置の製造方法は、工程(a)において、まず、半導体基板上に酸化膜を形成する。
ここで使用される半導体基板としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、GaAs、InGaAs、ZnSe等の化合物半導体からなる基板、SOI基板又は多層SOI基板等の種々の基板を用いることができる。なかでもシリコン基板が好ましい。この半導体基板上には、LOCOS膜、トレンチ酸化膜、STI膜等の素子分離領域、トランジスタ、キャパシタ、抵抗等の素子、これらによる回路、層間絶縁膜、配線層等が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。また、所定の不純物濃度に設定されたN型又はP型の不純物拡散層(ウェル)が1以上形成されていてもよい。
【0018】
半導体基板上に形成される酸化膜は、シリコン酸化膜であることが好ましい。膜厚は特に限定されるものではなく、例えば、ゲート絶縁膜として機能するような膜厚、素子分離膜として機能する膜厚、層間絶縁膜として機能する膜厚等が挙げられる。具体的には、200〜500nm程度が適当である。酸化膜は、例えば、常圧CVD法、減圧CVD法、プラズマCVD法、スパッタ法等種々の方法の中から選択して形成することができる。
【0019】
工程(b)において、酸化膜上に第1導電膜を堆積し、パターニングして第1電極と第2電極とを離間させて形成する。
第1導電膜としては、通常、電極として用いられるものであれば特に限定されるものではなく、例えば、ポリシリコン、モノシリコン、アモルファスシリコン等のシリコン;白金、アルミニウム、銅、ニッケル等の金属;タンタル、チタン、コバルト、タングステン等の高融点金属;これら高融点金属とのシリサイド等の単層膜又は積層膜が挙げられる。なかでも、ポリシリコンの単層膜、高融点金属とのシリサイド、ポリサイドからなる膜が好ましい。ポリシリコンを使用する場合には、ポリシリコン膜を形成する際又は形成した後に、N型又はP型の不純物をドーピングして所定の抵抗値に設定することが好ましい。第1導電膜の膜厚は、例えば、100〜300nm程度が挙げられる。また、第1導電膜は、スパッタ法、CVD法、真空蒸着法、EB法等の種々の方法の中から選択して形成することができる。
【0020】
第1導電膜のパターニングは、公知の方法、例えば、フォトリソグラフィ及びエッチング工程により、所定形状のマスクパターンを形成し、このマスクパターンを用いて、ウェット又はドライエッチングによって行うことができる。
第1導電膜をパターニングすることにより、第1電極と第2電極とをそれぞれ離間させて形成することができる。これらの電極は、少なくとも1個ずつ形成するものであればよく、2個以上形成してもよい。これらの第1及び第2電極の形状、大きさ等は、例えば、第1電極を容量素子の下部電極として、第2電極をNMOS又はPMOSトランジスタのゲート電極として機能させることができるものであれば特に限定されない。また、離間の程度は、各電極が独立して所望の機能を果たすことができる程度であればよい。
【0021】
工程(c)において、第1電極と第2電極とを被覆するように第1絶縁膜を形成する。ここでの第1絶縁膜としては、容量素子の絶縁膜として機能し得るものであればよく、例えば、シリコン酸化膜(熱酸化膜、低温酸化膜:LTO膜等、高温酸化膜:HTO膜)、シリコン窒化膜、SOG膜、PSG膜、BSG膜、BPSG膜、PZT、PLZT、強誘電体膜又は反強誘電体膜等の単層膜又は積層膜等が挙げられる。また、膜厚は、その機能に応じて設定することができ、例えば、10〜40nm程度が挙げられる。これらの絶縁膜は、スパッタ法、CVD法、蒸着法、EB法、スピンコート法、MOCVD法、ゾルゲル法等種々の方法の中から選択して使用することができる。なお、第1絶縁膜は、少なくとも第1電極と第2電極とを被覆するものであればよいが、製造方法の簡便さを考慮すると、基板上全面に形成することが適当である。
【0022】
工程(d)において、第1絶縁膜上に第2導電膜を堆積し、パターニングして前記第1電極上に第3電極と前記酸化膜上に第4電極とを形成する。第2導電膜は、上記の第1導電膜として挙げた材料の中から、第1導電膜とは同一又は異なるように、適宜選択して用いることができる。なかでも、第1導電膜と第2導電膜との組み合わせとしては、ポリシリコンとポリシリコン、高融点シリサイド又はポリサイドとポリサイド等が好ましい。第2導電膜の膜厚は、例えば、100〜200nm程度が挙げられる。
また、第2導電膜のパターニングは、第1導電膜のパターニングと同様に行うことができる。
【0023】
第2導電膜をパターニングすることにより、第1電極上に第3電極、酸化膜上に第4電極をそれぞれ形成することができる。これらの電極は、少なくとも1個ずつ形成するものであればよく、2個以上形成してもよい。例えば、第1電極上に、2個以上の第3電極を形成してもよいし、2個以上の第1電極上に1個の第3電極を形成してもよい。また、第4電極は、半導体基板と電気的に分離した状態で形成されることが好ましく、例えば、半導体基板上に素子分離膜等が形成されている場合には、その上に形成された酸化膜上に、第4電極を形成することが好ましい。これらの第3及び第4電極の形状、大きさ等は、例えば、第3電極を容量素子の上部電極として、第4電極を抵抗素子として機能させることができるものであれば特に限定されない。
【0024】
工程(e)において、得られた半導体基板上に第2絶縁膜を形成し、第2絶縁膜及び第1絶縁膜を順次エッチバックして少なくとも第2電極及び第3電極の側壁にサイドウォールスペーサを形成する。第2絶縁膜としては、上記の第1絶縁膜として挙げた材料の中から、第1絶縁膜とは同一又は異なるように、適宜選択して用いることができる。なかでも、第1絶縁膜と第2絶縁膜との組み合わせとしては、HTO膜とHTO膜、SiN膜とHTO膜、LTO膜とHTO膜等が好ましい。第2絶縁膜の膜厚は、得られる半導体装置におけるトランジスタの特性等を考慮して、例えば、50〜200nm程度が挙げられる。
【0025】
エッチバックは、異方性のドライエッチング、具体的にはRIE法により行うことが適当である。なお、このエッチバックの際に、特別にマスクを用いない限り、第2及び第3電極の側壁とともに、第1及び第4電極の側壁にもサイドウォールスペーサを形成されることとなる。
【0026】
なお、上記製造工程においては、NMOS又はPMOSトランジスタを形成するために、第2電極にサイドウォールスペーサを形成する前後に、適当なマスクパターンを利用して、第2電極をマスクとしてイオン注入することにより、低濃度不純物拡散領域(LDD領域)、ソース/ドレイン領域(高濃度不純物拡散領域)を形成することが好ましい。具体的には、工程(c)の前及び工程(e)の後に、それぞれ形成することが好ましい。また、ソース/ドレイン領域を形成する際のイオン注入を、第3電極の低抵抗化のためのドーピングに利用することが好ましい。このイオン注入の際には、第4電極を被覆したマスクを用いることにより、第4電極にイオン注入されないようにすることが好ましい。
【0027】
以下に本発明の半導体装置の製造方法を図面に基づいて説明する。
まず、図1(a)に示したように、ロコス酸化膜2a、ゲート酸化膜2b、素子分離領域2c、Nウェル3、Pウェル4が、それぞれ公知の方法によって形成されたシリコン基板1上に、第1導電膜として、膜厚100〜300nm程度のポリシリコン層を堆積し、このポリシリコン層をパターニングして、ロコス酸化膜2a上に、幅数μm〜数百μm程度の第1電極5を形成する。また、Nウェル3及びPウェル4上のゲート酸化膜2b上に、それぞれ幅0.18〜0.5μm程度の第2電極6を形成する。
【0028】
さらに、フォトリソグラフィ及びエッチング技術を用いて、所定の形状のレジストパターン(図示せず)を形成し、このレジストパターンと第2電極6とをマスクとしてNMOSトランジスタ領域に、1013〜1014cm-2程度のドーズ、20〜40keV程度の注入エネルギーで、リンイオンを注入してLDD領域7aを形成する。同様に、所定の形状のレジストパターン(図示せず)を形成し、このレジストパターンと第2電極6とをマスクとしてPMOSトランジスタ領域に、1013〜1014cm-2程度のドーズ、10〜15keV程度の注入エネルギーで、ボロンイオンを注入してLDD領域7bを形成する。
【0029】
次に、図1(b)に示したように、得られたシリコン基板1上全面に第1絶縁膜8としてCVD法により膜厚10〜40nm程度のHTO膜を形成する。この第1絶縁膜8は、容量設定用の絶縁膜として機能する。
続いて、図1(c)に示したように、第1絶縁膜8上全面に、第2導電膜として、膜厚100〜200nm程度のポリシリコン層を堆積し、このポリシリコン層に、1015〜1016cm-2程度のドーズで、リンイオンを注入して、さらに、このポリシリコン層をパターニングして、第1電極5上に、幅数μm〜数百μm程度の第3電極9を形成するとともに、ロコス酸化膜2b上に、幅1〜3μm程度の第4電極10を形成する。
【0030】
さらに、図1(d)に示したように、得られたシリコン基板1上全面に、第2絶縁膜11として、CVD法により膜厚100〜200nm程度のHTO膜を形成する。
次に、図1(e)に示したように、第1絶縁膜8及び第2絶縁膜11を順次エッチバックして、第1〜第4電極5、6、9、10の側壁にサイドウォールスペーサ12をそれぞれ形成する。
【0031】
その後、得られたシリコン基板1上全面にレジストを塗布し、図1(f)に示したように、フォトリソグラフィ及びエッチング技術により、Pウェル4に設けられたNMOSトランジスタ領域及び第1電極5が形成された領域に開口を形成し、このレジストパターン13をマスクとして用いて、1015〜1016cm-2程度のドーズ、40keV程度の注入エネルギーで、砒素イオンを注入することにより、ソース/ドレイン領域として機能するN+拡散領域15aを形成してNMOSトランジスタを形成すると同時に、容量を決定する電極である第3電極9の全面及び第1電極5の一部に砒素イオンをドーピングする。
【0032】
次に、得られたシリコン基板1上全面にレジストを塗布し、図1(g)に示したように、フォトリソグラフィ及びエッチング技術により、Nウェル3に設けられたPMOSトランジスタ領域に開口を形成し、このレジストパターン14をマスクとして用いて、1015〜1016cm-2程度のドーズ、10keV程度の注入エネルギーで、ボロンイオンを注入することにより、ソース/ドレイン領域としてP+拡散領域15bを形成して、PMOSトランジスタを形成する。
上記の各工程を経て、第1電極5と第3電極9とが容量素子、第2電極6が側壁にサイドウォールスペーサ12を有するNMOS及びPMOSトランジスタのゲート電極、第4電極10が抵抗素子を形成し、複合型集積回路素子を完成させる。
【0033】
このように、上記実施の形態によれば、第2絶縁膜及び第1絶縁膜を順次エッチバックしてサイドウォールスペーサを形成するため、ソース/ドレイン領域用の高濃度拡散領域のイオン注入時に第1絶縁膜を介することなくイオン注入できることとなり、このイオン注入と、第3電極を低抵抗化するためのイオン注入とを兼ねることができる。
また、第1絶縁膜で容量絶縁膜を、第2絶縁膜でサイドウォールスペーサをそれぞれ形成するため、各機能に応じた最適な材料、膜厚の絶縁膜を形成することができる。つまり、容量絶縁膜として、例えば、膜厚を1/3に薄膜化することにより、容量電極を1/3に縮小できることとなる。
【0034】
さらに、第3電極にもサイドウォールスペーサを形成することができるため、そのサイドウォールスペーサをマスクとして第1絶縁膜をエッチバックすることができるため、第1電極と第3電極との間のリーク電流を、マスク工程を増加させることなく、防止することができる。
【0035】
【発明の効果】
本発明によれば、工程(e)において、第2絶縁膜及び第1絶縁膜を順次エッチバックしてサイドウォールスペーサを形成するため、その後のイオン注入等による特性のばらつき等を防止することができる。また、第1絶縁膜と第2絶縁膜とを別個に形成するため、各機能に応じた最適な材料、膜厚を選択することができ、小型化、高信頼性を実現することが可能となる。さらに、第3電極の側壁の第2絶縁膜によるサイドウォールスペーサをマスクとして、第1絶縁膜をエッチバックすることができるため、第1電極と第3電極との間のリーク電流を、マスク工程を増加させることなく、確実に防止することができ、信頼性の高い半導体装置を製造することが可能となる。
【0036】
また、工程(c)の前に、第2電極の両側に低濃度不純物拡散領域を形成し、工程(e)の後に、前記第2電極及びサイドウォールスペーサをマスクとしてイオン注入により高濃度不純物拡散領域を形成すると同時に、第3電極に低抵抗化のためのドーピングを行う場合には、第1電極及び第3電極の上にマスクとなるような絶縁膜が存在しないために、イオン注入による抵抗値、特性等のばらつきを防止することができる。
さらに、工程(e)の後のイオン注入を、第4電極を被覆したマスクを用いて行う場合には、第4電極の抵抗値の変化を防止することができる。
また、第1導電膜及び第2導電膜が、ポリシリコン、高融点金属シリサイドの単層膜又は積層膜により形成されてなる場合には、イオン注入により、各導電膜の抵抗値等を容易に調整することが可能となる。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造方法を実施するための概略工程断面図である。
【図2】従来の半導体装置の製造方法を実施するための概略工程断面図である。
【図3】従来の別の半導体装置の製造方法を実施するための概略工程断面図である。
【図4】図2の製造方法における問題点を説明するためのプロセス中の半導体装置の要部の概略断面図である。
【図5】図2の製造方法における別の問題点を説明するためのプロセス中の半導体装置の要部の概略断面図である。
【図6】図2の製造方法におけるさらに別の問題点を説明するためのプロセス中の半導体装置の要部の概略断面図である。
【符号の説明】
1 シリコン基板(半導体基板)
2a ロコス酸化膜
2b ゲート酸化膜
2c 素子分離領域
3 Nウェル
4 Pウェル
5 第1電極
6 第2電極
7a、7b LDD領域
8 第1絶縁膜
9 第3電極
10 第4電極
11 第2絶縁膜
12 サイドウォールスペーサ
13、14 レジストパターン
15a N+拡散領域
15b P+拡散領域
Claims (1)
- (a)半導体基板上にロコス酸化膜およびゲート酸化膜を形成し、
(b)前記ロコス酸化膜およびゲート酸化膜の上にポリシリコンあるいは高融点金属シリサイドの単層膜又はこれらの積層膜からなる第1導電膜を堆積し、パターニングして、前記ロコス酸化膜上に容量素子下部電極としての第1電極を形成すると共に、前記ゲート酸化膜上にMOSトランジスタのゲート電極としての第2電極を前記第1電極と離間させて形成し、
(b′)前記第2電極の両側に低濃度不純物拡散領域を形成し、
(c)前記第1電極と第2電極とを被覆するように第1絶縁膜を形成し、
(d)該第1絶縁膜上にポリシリコンあるいは高融点金属シリサイドの単層膜又はこれらの積層膜からなる第2導電膜を堆積し、パターニングして、前記第1電極上に第1絶縁膜を介して容量素子上部電極としての第3電極を形成すると共に、前記ロコス酸化膜上に第1絶縁膜を介して抵抗素子としての第4電極を形成し、
(e)得られた半導体基板上に第2絶縁膜を形成し、該第2絶縁膜及び前記第1絶縁膜を順次エッチバックして少なくとも前記第2電極、第3電極及び第4電極の側壁にサイドウォールスペーサを形成し、
(f)前記第2電極及びサイドウォールスペーサをマスクとして用いると共に、第4電極を被覆したマスクを用いて、イオン注入により高濃度不純物拡散領域を形成すると同時に、第3電極に低抵抗化のためのドーピングを行うことを特徴とする半導体装置の製造方法。
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