JP3946429B2

JP3946429B2 - 半導体装置の製造方法

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Publication number: JP3946429B2
Application number: JP2000309606A
Authority: JP
Inventors: 恭彦岡山; 敬司林
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-10-10
Filing date: 2000-10-10
Publication date: 2007-07-18
Anticipated expiration: 2020-10-10
Also published as: JP2002118174A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、より詳細には、容量及び抵抗素子が組み込まれた半導体装置の製造方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
半導体集積回路等の半導体装置を搭載した電子機器において、発振回路、昇圧回路等に使用する容量素子及び抵抗素子は、半導体装置とは別に製造して電子機器に組み込んでいた。これは、容量素子及び抵抗素子等の各素子を別個に形成した方が発振周波数等の所望の回路定数が得やすいからである。
【０００３】
近年、携帯情報端末等の小型で軽量な電子機器普及に伴い、これらの電子機器に組み込まれる半導体装置、容量素子、抵抗素子等自体の小型化、軽量化がより必要とされているが、別個に製造された容量素子等を半導体装置に搭載するためには、所定の面積を必要とし、電子機器の小型化の要請に反することになる。
このため、これまで別個に形成していた容量素子や抵抗素子等を、トランジスタ等の半導体装置を形成している同一基板上に製造する技術の開発が求められている。
例えば、図２（ａ）〜（ｈ）に示したように、トランジスタの形成と同時に、同一シリコン基板上に、容量素子と抵抗素子とを製造する方法が提案されている。
【０００４】
まず、図２（ａ）に示したように、ロコス酸化膜２ａ、ゲート酸化膜２ｂ、素子分離領域２ｃ、Ｎウェル３、Ｐウェル４が形成されたシリコン基板１上にポリシリコン層を堆積し、パターニングして、ロコス酸化膜２ａ上に第１電極５を、Ｎウェル３及びＰウェル４上のゲート酸化膜２ｂ上にそれぞれ第２電極６を形成する。さらに、フォトリソグラフィ及びエッチング技術を用いて形成したレジストパターン（図示せず）と第２電極６とをマスクとして用いて、Ｐウェル４及びＮウェル３にそれぞれＬＤＤ領域７ａ、７ｂを形成する。
【０００５】
次に、図２（ｂ）に示したように、シリコン基板１上全面に第１絶縁膜１７ａを形成し、エッチバックして第１電極５及び第２電極６の側壁にサイドウォールスペーサ１７を形成する（図２（ｃ））。
次いで、図２（ｄ）に示したように、Ｐウェル４に設けられたＮＭＯＳトランジスタ領域に開口を有するレジストパターン１８をマスクとして用いてリンや砒素等をイオン注入し、Ｎ⁺拡散領域１５ａを形成し、ＮＭＯＳトランジスタを形成する。
同様に、図２（ｅ）に示したように、Ｎウェル３に設けられたＰＭＯＳトランジスタ領域に開口を有するレジストパターン１９を用いてイオン注入し、Ｐ⁺拡散領域１５ｂを形成し、ＰＭＯＳトランジスタを形成する。
【０００６】
続いて、図２（ｆ）に示したように、全面に容量設定用の絶縁膜２０を形成し、その上にポリシリコン層を形成してイオン注入によりリンをドーピングした後、このポリシリコン層をパターニングして第１電極５上に第３電極９を、ロコス酸化膜２ａ上に第４電極１０をそれぞれ形成する（図２（ｇ））。
その後、図２（ｈ）に示したように、所定の形状のレジストパターン２１を用いて、第３電極９にリンをイオン注入して、第３電極９を低抵抗化する。この際、リンがイオン注入されないように、第４電極１０をレジストパターン２１で覆うことにより、第４電極１０は、ポリシリコン層の形成時の低効率をそのまま維持でき、所望の高抵抗素子を構成する。
【０００７】
上記の各工程により、第１電極５と第３電極９とが容量素子、第２電極６が側壁にサイドウォールスペーサを有するＮＭＯＳ及びＰＭＯＳトランジスタのゲート電極、第４電極１０が抵抗素子をそれぞれ構成する複合型集積回路素子が完成する。
また、別の方法として、図３（ａ）〜（ｄ）に示す方法が提案されている（特開平２−１４２１７７号公報）。
【０００８】
この方法によれば、まず、図２（ａ）〜（ｂ）と同様に、シリコン基板１上に、第１電極５及び第２電極６、さらにそれらの上に絶縁膜１７ａを形成する。その後、図３（ａ）に示したように、上記と同様の方法で、第１電極５上に第３電極９、ロコス酸化膜２ａ上に第４電極１０を形成する。
続いて、図３（ｂ）に示したように、絶縁膜１７ａをエッチバックして、第１電極５及び第２電極６の側壁にサイドウォールスペーサ１７を形成する。
【０００９】
次に、図３（ｃ）に示したように、Ｐウェル４に設けられたＮＭＯＳトランジスタ領域及び第１電極５が形成された領域に開口を有するレジストパターン２２をマスクとして用いて砒素イオンを注入することにより、Ｎ⁺拡散領域１５ａを形成してＮＭＯＳトランジスタを形成すると同時に、第３電極９の全面及び第１電極５の一部に砒素イオンをドーピングする。
次いで、図３（ｄ）に示したように、Ｎウェル３に設けられたＰＭＯＳトランジスタ領域に開口を有するレジストパターン２３をマスクとして用いてボロンイオンを注入することにより、Ｐ⁺拡散領域１５ｂを形成して、ＰＭＯＳトランジスタを形成し、複合型集積回路素子を完成させる。
【００１０】
【発明が解決しようとする課題】
図２の方法では、サイドウォールスペーサ１７形成用の絶縁膜１７ａと容量設定用の絶縁膜２０とを別々に形成しているため、所定の容量を得るために絶縁膜２０を薄膜化することができるとい利点がある。その一方で、製造工程が煩雑となるという問題がある。
例えば、図２（ｄ）と（ｈ）との工程は同等のイオン注入を行うものであるため、図２（ｄ）のイオン注入を、図２（ｈ）のイオン注入と兼ねることも考えられるが、その場合、以下のような問題が新たに生じることとなり、製造工程を簡略化することが困難である。
【００１１】
つまり、両工程を兼ねると、図４に示したように、第３電極９へのイオン注入時には、ＮＭＯＳトランジスタ上に絶縁膜２０が形成されているため、注入イオンが絶縁膜２０を貫通して注入されることとなり、Ｎ⁺拡散領域１５ａのシート抵抗は高めにばらつくこととなる。
【００１２】
これに対して、図５（ａ）に示したように、絶縁膜２０をエッチバックした後、イオン注入する方法が考えられるが、この場合には、絶縁膜２０のエッチバック時に第２電極６のサイドウォールスペーサ１７がエッチングされてサイドウォールスペーサ幅がばらつき、トランジスタ特性のばらつきを招くことになる。しかも、絶縁膜２０のエッチバックは、第３電極９をマスクに行われるため、第３電極９と絶縁膜２０の端面が同じになり（図５（ｂ）参照）、第１電極５と第３電極９との間で絶縁膜２０の界面からのリーク電流が大きくなり、容量絶縁膜としての信頼性が損なわれる。
【００１３】
なお、リーク電流を防止するために、図６（ｂ）に示したように、第３電極の外周に絶縁膜２０を残すことも考えられるが、そのためには、図６（ａ）に示すようなレジストパターン３１を形成するためのフォトリソグラフィ工程が必要になり、製造工程の簡略化を図ることができなくなる。
また、図３の方法では、サイドウォールスペーサ１７形成用の絶縁膜１７ａが容量設定用の絶縁膜と共有され、しかも、第３電極９の低抵抗化とＮ⁺拡散領域１５ａのためのイオン注入とを同時に行っていることから、製造工程の簡略化が図れる。
【００１４】
しかし、一般に、サイドウォールスペーサ幅はエッチバックする絶縁膜の厚さに依存することから、必要なサイドウォールスペーサを形成するためには、絶縁膜には１００ｎｍ程度以上の膜厚が必要になる。一方容量Ｃは、εＳ／ｄ（Ｓ：面積、ｄ：絶縁膜の厚さ、ε：絶縁膜の誘電率）で与えられるとおり、絶縁膜の膜厚を薄くするほど、また、面積を大きくするほど、大きくすることができる。したがって、サイドウォールスペーサ形成用の絶縁膜を容量絶縁膜と兼ねる場合には、大きな容量を得るために、容量を形成する電極を大きくしなければならず、半導体装置の小型化の要請に反することとなる。
しかも、この製造方法においては、上記の方法と同様に、容量を構成する絶縁膜の端面からのリーク電流が生じ、容量絶縁膜としての信頼性が損なわれる。
【００１５】
本発明は上記課題に鑑みなされたものであり、小型化、軽量化の要請に応じた半導体装置を、リーク電流の発生、抵抗値や特性のばらつきのない高い信頼性で、かつ製造工程の増加を招くことなく製造することができる半導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明によれば、（ａ）半導体基板上にロコス酸化膜およびゲート酸化膜を形成し、（ｂ）前記ロコス酸化膜およびゲート酸化膜の上にポリシリコンあるいは高融点金属シリサイドの単層膜又はこれらの積層膜からなる第１導電膜を堆積し、パターニングして、前記ロコス酸化膜上に容量素子下部電極としての第１電極を形成すると共に、前記ゲート酸化膜上にＭＯＳトランジスタのゲート電極としての第２電極を前記第１電極と離間させて形成し、（ｂ′）前記第２電極の両側に低濃度不純物拡散領域を形成し、（ｃ）前記第１電極と第２電極とを被覆するように第１絶縁膜を形成し、（ｄ）該第１絶縁膜上にポリシリコンあるいは高融点金属シリサイドの単層膜又はこれらの積層膜からなる第２導電膜を堆積し、パターニングして、前記第１電極上に第１絶縁膜を介して容量素子上部電極としての第３電極を形成すると共に、前記ロコス酸化膜上に第１絶縁膜を介して抵抗素子としての第４電極を形成し、（ｅ）得られた半導体基板上に第２絶縁膜を形成し、該第２絶縁膜及び前記第１絶縁膜を順次エッチバックして少なくとも前記第２電極、第３電極及び第４電極の側壁にサイドウォールスペーサを形成し、（ｆ）前記第２電極及びサイドウォールスペーサをマスクとして用いると共に、第４電極を被覆したマスクを用いて、イオン注入により高濃度不純物拡散領域を形成すると同時に、第３電極に低抵抗化のためのドーピングを行う半導体装置の製造方法が提供される。
【００１７】
【発明の実施の形態】
本発明の半導体装置の製造方法は、工程（ａ）において、まず、半導体基板上に酸化膜を形成する。
ここで使用される半導体基板としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体からなる基板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板を用いることができる。なかでもシリコン基板が好ましい。この半導体基板上には、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等の素子分離領域、トランジスタ、キャパシタ、抵抗等の素子、これらによる回路、層間絶縁膜、配線層等が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。また、所定の不純物濃度に設定されたＮ型又はＰ型の不純物拡散層（ウェル）が１以上形成されていてもよい。
【００１８】
半導体基板上に形成される酸化膜は、シリコン酸化膜であることが好ましい。膜厚は特に限定されるものではなく、例えば、ゲート絶縁膜として機能するような膜厚、素子分離膜として機能する膜厚、層間絶縁膜として機能する膜厚等が挙げられる。具体的には、２００〜５００ｎｍ程度が適当である。酸化膜は、例えば、常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法、スパッタ法等種々の方法の中から選択して形成することができる。
【００１９】
工程（ｂ）において、酸化膜上に第１導電膜を堆積し、パターニングして第１電極と第２電極とを離間させて形成する。
第１導電膜としては、通常、電極として用いられるものであれば特に限定されるものではなく、例えば、ポリシリコン、モノシリコン、アモルファスシリコン等のシリコン；白金、アルミニウム、銅、ニッケル等の金属；タンタル、チタン、コバルト、タングステン等の高融点金属；これら高融点金属とのシリサイド等の単層膜又は積層膜が挙げられる。なかでも、ポリシリコンの単層膜、高融点金属とのシリサイド、ポリサイドからなる膜が好ましい。ポリシリコンを使用する場合には、ポリシリコン膜を形成する際又は形成した後に、Ｎ型又はＰ型の不純物をドーピングして所定の抵抗値に設定することが好ましい。第１導電膜の膜厚は、例えば、１００〜３００ｎｍ程度が挙げられる。また、第１導電膜は、スパッタ法、ＣＶＤ法、真空蒸着法、ＥＢ法等の種々の方法の中から選択して形成することができる。
【００２０】
第１導電膜のパターニングは、公知の方法、例えば、フォトリソグラフィ及びエッチング工程により、所定形状のマスクパターンを形成し、このマスクパターンを用いて、ウェット又はドライエッチングによって行うことができる。
第１導電膜をパターニングすることにより、第１電極と第２電極とをそれぞれ離間させて形成することができる。これらの電極は、少なくとも１個ずつ形成するものであればよく、２個以上形成してもよい。これらの第１及び第２電極の形状、大きさ等は、例えば、第１電極を容量素子の下部電極として、第２電極をＮＭＯＳ又はＰＭＯＳトランジスタのゲート電極として機能させることができるものであれば特に限定されない。また、離間の程度は、各電極が独立して所望の機能を果たすことができる程度であればよい。
【００２１】
工程（ｃ）において、第１電極と第２電極とを被覆するように第１絶縁膜を形成する。ここでの第１絶縁膜としては、容量素子の絶縁膜として機能し得るものであればよく、例えば、シリコン酸化膜（熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温酸化膜：ＨＴＯ膜）、シリコン窒化膜、ＳＯＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＰＺＴ、ＰＬＺＴ、強誘電体膜又は反強誘電体膜等の単層膜又は積層膜等が挙げられる。また、膜厚は、その機能に応じて設定することができ、例えば、１０〜４０ｎｍ程度が挙げられる。これらの絶縁膜は、スパッタ法、ＣＶＤ法、蒸着法、ＥＢ法、スピンコート法、ＭＯＣＶＤ法、ゾルゲル法等種々の方法の中から選択して使用することができる。なお、第１絶縁膜は、少なくとも第１電極と第２電極とを被覆するものであればよいが、製造方法の簡便さを考慮すると、基板上全面に形成することが適当である。
【００２２】
工程（ｄ）において、第１絶縁膜上に第２導電膜を堆積し、パターニングして前記第１電極上に第３電極と前記酸化膜上に第４電極とを形成する。第２導電膜は、上記の第１導電膜として挙げた材料の中から、第１導電膜とは同一又は異なるように、適宜選択して用いることができる。なかでも、第１導電膜と第２導電膜との組み合わせとしては、ポリシリコンとポリシリコン、高融点シリサイド又はポリサイドとポリサイド等が好ましい。第２導電膜の膜厚は、例えば、１００〜２００ｎｍ程度が挙げられる。
また、第２導電膜のパターニングは、第１導電膜のパターニングと同様に行うことができる。
【００２３】
第２導電膜をパターニングすることにより、第１電極上に第３電極、酸化膜上に第４電極をそれぞれ形成することができる。これらの電極は、少なくとも１個ずつ形成するものであればよく、２個以上形成してもよい。例えば、第１電極上に、２個以上の第３電極を形成してもよいし、２個以上の第１電極上に１個の第３電極を形成してもよい。また、第４電極は、半導体基板と電気的に分離した状態で形成されることが好ましく、例えば、半導体基板上に素子分離膜等が形成されている場合には、その上に形成された酸化膜上に、第４電極を形成することが好ましい。これらの第３及び第４電極の形状、大きさ等は、例えば、第３電極を容量素子の上部電極として、第４電極を抵抗素子として機能させることができるものであれば特に限定されない。
【００２４】
工程（ｅ）において、得られた半導体基板上に第２絶縁膜を形成し、第２絶縁膜及び第１絶縁膜を順次エッチバックして少なくとも第２電極及び第３電極の側壁にサイドウォールスペーサを形成する。第２絶縁膜としては、上記の第１絶縁膜として挙げた材料の中から、第１絶縁膜とは同一又は異なるように、適宜選択して用いることができる。なかでも、第１絶縁膜と第２絶縁膜との組み合わせとしては、ＨＴＯ膜とＨＴＯ膜、ＳｉＮ膜とＨＴＯ膜、ＬＴＯ膜とＨＴＯ膜等が好ましい。第２絶縁膜の膜厚は、得られる半導体装置におけるトランジスタの特性等を考慮して、例えば、５０〜２００ｎｍ程度が挙げられる。
【００２５】
エッチバックは、異方性のドライエッチング、具体的にはＲＩＥ法により行うことが適当である。なお、このエッチバックの際に、特別にマスクを用いない限り、第２及び第３電極の側壁とともに、第１及び第４電極の側壁にもサイドウォールスペーサを形成されることとなる。
【００２６】
なお、上記製造工程においては、ＮＭＯＳ又はＰＭＯＳトランジスタを形成するために、第２電極にサイドウォールスペーサを形成する前後に、適当なマスクパターンを利用して、第２電極をマスクとしてイオン注入することにより、低濃度不純物拡散領域（ＬＤＤ領域）、ソース／ドレイン領域（高濃度不純物拡散領域）を形成することが好ましい。具体的には、工程（ｃ）の前及び工程（ｅ）の後に、それぞれ形成することが好ましい。また、ソース／ドレイン領域を形成する際のイオン注入を、第３電極の低抵抗化のためのドーピングに利用することが好ましい。このイオン注入の際には、第４電極を被覆したマスクを用いることにより、第４電極にイオン注入されないようにすることが好ましい。
【００２７】
以下に本発明の半導体装置の製造方法を図面に基づいて説明する。
まず、図１（ａ）に示したように、ロコス酸化膜２ａ、ゲート酸化膜２ｂ、素子分離領域２ｃ、Ｎウェル３、Ｐウェル４が、それぞれ公知の方法によって形成されたシリコン基板１上に、第１導電膜として、膜厚１００〜３００ｎｍ程度のポリシリコン層を堆積し、このポリシリコン層をパターニングして、ロコス酸化膜２ａ上に、幅数μｍ〜数百μｍ程度の第１電極５を形成する。また、Ｎウェル３及びＰウェル４上のゲート酸化膜２ｂ上に、それぞれ幅０．１８〜０．５μｍ程度の第２電極６を形成する。
【００２８】
さらに、フォトリソグラフィ及びエッチング技術を用いて、所定の形状のレジストパターン（図示せず）を形成し、このレジストパターンと第２電極６とをマスクとしてＮＭＯＳトランジスタ領域に、１０¹³〜１０¹⁴ｃｍ^-2程度のドーズ、２０〜４０ｋｅＶ程度の注入エネルギーで、リンイオンを注入してＬＤＤ領域７ａを形成する。同様に、所定の形状のレジストパターン（図示せず）を形成し、このレジストパターンと第２電極６とをマスクとしてＰＭＯＳトランジスタ領域に、１０¹³〜１０¹⁴ｃｍ^-2程度のドーズ、１０〜１５ｋｅＶ程度の注入エネルギーで、ボロンイオンを注入してＬＤＤ領域７ｂを形成する。
【００２９】
次に、図１（ｂ）に示したように、得られたシリコン基板１上全面に第１絶縁膜８としてＣＶＤ法により膜厚１０〜４０ｎｍ程度のＨＴＯ膜を形成する。この第１絶縁膜８は、容量設定用の絶縁膜として機能する。
続いて、図１（ｃ）に示したように、第１絶縁膜８上全面に、第２導電膜として、膜厚１００〜２００ｎｍ程度のポリシリコン層を堆積し、このポリシリコン層に、１０¹⁵〜１０¹⁶ｃｍ^-2程度のドーズで、リンイオンを注入して、さらに、このポリシリコン層をパターニングして、第１電極５上に、幅数μｍ〜数百μｍ程度の第３電極９を形成するとともに、ロコス酸化膜２ｂ上に、幅１〜３μｍ程度の第４電極１０を形成する。
【００３０】
さらに、図１（ｄ）に示したように、得られたシリコン基板１上全面に、第２絶縁膜１１として、ＣＶＤ法により膜厚１００〜２００ｎｍ程度のＨＴＯ膜を形成する。
次に、図１（ｅ）に示したように、第１絶縁膜８及び第２絶縁膜１１を順次エッチバックして、第１〜第４電極５、６、９、１０の側壁にサイドウォールスペーサ１２をそれぞれ形成する。
【００３１】
その後、得られたシリコン基板１上全面にレジストを塗布し、図１（ｆ）に示したように、フォトリソグラフィ及びエッチング技術により、Ｐウェル４に設けられたＮＭＯＳトランジスタ領域及び第１電極５が形成された領域に開口を形成し、このレジストパターン１３をマスクとして用いて、１０¹⁵〜１０¹⁶ｃｍ^-2程度のドーズ、４０ｋｅＶ程度の注入エネルギーで、砒素イオンを注入することにより、ソース／ドレイン領域として機能するＮ⁺拡散領域１５ａを形成してＮＭＯＳトランジスタを形成すると同時に、容量を決定する電極である第３電極９の全面及び第１電極５の一部に砒素イオンをドーピングする。
【００３２】
次に、得られたシリコン基板１上全面にレジストを塗布し、図１（ｇ）に示したように、フォトリソグラフィ及びエッチング技術により、Ｎウェル３に設けられたＰＭＯＳトランジスタ領域に開口を形成し、このレジストパターン１４をマスクとして用いて、１０¹⁵〜１０¹⁶ｃｍ^-2程度のドーズ、１０ｋｅＶ程度の注入エネルギーで、ボロンイオンを注入することにより、ソース／ドレイン領域としてＰ⁺拡散領域１５ｂを形成して、ＰＭＯＳトランジスタを形成する。
上記の各工程を経て、第１電極５と第３電極９とが容量素子、第２電極６が側壁にサイドウォールスペーサ１２を有するＮＭＯＳ及びＰＭＯＳトランジスタのゲート電極、第４電極１０が抵抗素子を形成し、複合型集積回路素子を完成させる。
【００３３】
このように、上記実施の形態によれば、第２絶縁膜及び第１絶縁膜を順次エッチバックしてサイドウォールスペーサを形成するため、ソース／ドレイン領域用の高濃度拡散領域のイオン注入時に第１絶縁膜を介することなくイオン注入できることとなり、このイオン注入と、第３電極を低抵抗化するためのイオン注入とを兼ねることができる。
また、第１絶縁膜で容量絶縁膜を、第２絶縁膜でサイドウォールスペーサをそれぞれ形成するため、各機能に応じた最適な材料、膜厚の絶縁膜を形成することができる。つまり、容量絶縁膜として、例えば、膜厚を１／３に薄膜化することにより、容量電極を１／３に縮小できることとなる。
【００３４】
さらに、第３電極にもサイドウォールスペーサを形成することができるため、そのサイドウォールスペーサをマスクとして第１絶縁膜をエッチバックすることができるため、第１電極と第３電極との間のリーク電流を、マスク工程を増加させることなく、防止することができる。
【００３５】
【発明の効果】
本発明によれば、工程（ｅ）において、第２絶縁膜及び第１絶縁膜を順次エッチバックしてサイドウォールスペーサを形成するため、その後のイオン注入等による特性のばらつき等を防止することができる。また、第１絶縁膜と第２絶縁膜とを別個に形成するため、各機能に応じた最適な材料、膜厚を選択することができ、小型化、高信頼性を実現することが可能となる。さらに、第３電極の側壁の第２絶縁膜によるサイドウォールスペーサをマスクとして、第１絶縁膜をエッチバックすることができるため、第１電極と第３電極との間のリーク電流を、マスク工程を増加させることなく、確実に防止することができ、信頼性の高い半導体装置を製造することが可能となる。
【００３６】
また、工程（ｃ）の前に、第２電極の両側に低濃度不純物拡散領域を形成し、工程（ｅ）の後に、前記第２電極及びサイドウォールスペーサをマスクとしてイオン注入により高濃度不純物拡散領域を形成すると同時に、第３電極に低抵抗化のためのドーピングを行う場合には、第１電極及び第３電極の上にマスクとなるような絶縁膜が存在しないために、イオン注入による抵抗値、特性等のばらつきを防止することができる。
さらに、工程（ｅ）の後のイオン注入を、第４電極を被覆したマスクを用いて行う場合には、第４電極の抵抗値の変化を防止することができる。
また、第１導電膜及び第２導電膜が、ポリシリコン、高融点金属シリサイドの単層膜又は積層膜により形成されてなる場合には、イオン注入により、各導電膜の抵抗値等を容易に調整することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を実施するための概略工程断面図である。
【図２】従来の半導体装置の製造方法を実施するための概略工程断面図である。
【図３】従来の別の半導体装置の製造方法を実施するための概略工程断面図である。
【図４】図２の製造方法における問題点を説明するためのプロセス中の半導体装置の要部の概略断面図である。
【図５】図２の製造方法における別の問題点を説明するためのプロセス中の半導体装置の要部の概略断面図である。
【図６】図２の製造方法におけるさらに別の問題点を説明するためのプロセス中の半導体装置の要部の概略断面図である。
【符号の説明】
１シリコン基板（半導体基板）
２ａロコス酸化膜
２ｂゲート酸化膜
２ｃ素子分離領域
３Ｎウェル
４Ｐウェル
５第１電極
６第２電極
７ａ、７ｂＬＤＤ領域
８第１絶縁膜
９第３電極
１０第４電極
１１第２絶縁膜
１２サイドウォールスペーサ
１３、１４レジストパターン
１５ａＮ⁺拡散領域
１５ｂＰ⁺拡散領域

Claims

（ａ）半導体基板上にロコス酸化膜およびゲート酸化膜を形成し、
（ｂ）前記ロコス酸化膜およびゲート酸化膜の上にポリシリコンあるいは高融点金属シリサイドの単層膜又はこれらの積層膜からなる第１導電膜を堆積し、パターニングして、前記ロコス酸化膜上に容量素子下部電極としての第１電極を形成すると共に、前記ゲート酸化膜上にＭＯＳトランジスタのゲート電極としての第２電極を前記第１電極と離間させて形成し、
（ｂ′）前記第２電極の両側に低濃度不純物拡散領域を形成し、
（ｃ）前記第１電極と第２電極とを被覆するように第１絶縁膜を形成し、
（ｄ）該第１絶縁膜上にポリシリコンあるいは高融点金属シリサイドの単層膜又はこれらの積層膜からなる第２導電膜を堆積し、パターニングして、前記第１電極上に第１絶縁膜を介して容量素子上部電極としての第３電極を形成すると共に、前記ロコス酸化膜上に第１絶縁膜を介して抵抗素子としての第４電極を形成し、
（ｅ）得られた半導体基板上に第２絶縁膜を形成し、該第２絶縁膜及び前記第１絶縁膜を順次エッチバックして少なくとも前記第２電極、第３電極及び第４電極の側壁にサイドウォールスペーサを形成し、
（ｆ）前記第２電極及びサイドウォールスペーサをマスクとして用いると共に、第４電極を被覆したマスクを用いて、イオン注入により高濃度不純物拡散領域を形成すると同時に、第３電極に低抵抗化のためのドーピングを行うことを特徴とする半導体装置の製造方法。