JPS60164335A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60164335A JPS60164335A JP1963384A JP1963384A JPS60164335A JP S60164335 A JPS60164335 A JP S60164335A JP 1963384 A JP1963384 A JP 1963384A JP 1963384 A JP1963384 A JP 1963384A JP S60164335 A JPS60164335 A JP S60164335A
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- JP
- Japan
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- film
- silicon
- polycrystalline silicon
- groove
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体装置の製造方法にかかシ、特に素子間絶
縁分離に、絶縁膜又は多結晶シリコン膜を使用する半導
体装置の製造方法に関する。
縁分離に、絶縁膜又は多結晶シリコン膜を使用する半導
体装置の製造方法に関する。
（従来技術の説明）
半導体集積回路装置における素子間絶縁分離の方法とし
て、トレンチφアイソレーション法が注目されている。
て、トレンチφアイソレーション法が注目されている。
この方法は、半導体基板表面に深い溝を形成し、該溝を
絶縁体膜又は多結晶シリコン膜によシ埋設して絶縁分離
として用いる方法である。
絶縁体膜又は多結晶シリコン膜によシ埋設して絶縁分離
として用いる方法である。
このトレンチ・アイソレーション法として種々のプ・セ
スが提案されている。たとえば、シリ４ン溝エツチング
を湿式エツチングと異方性ドライエッチとの２段回で行
ない溝の形状をＹ字型として、埋設形状の改良、及び応
力の緩和による歩留向上を図った方法が特開昭５７−６
０８５１号公報（′文献１）あるいはＩＢＤＭ、１９８
２年： ＰＰ６２からの論文（文献２）に記載されてい
る。又シリコン溝エツチングを異方性ドライエッチにて
実施し、溝形状はＵ字型として、溝を多結晶シリコン膜
にて埋設した後の平坦化の方法を改善した方法は半導体
集積回路シンポジウム１９８２年−１２月。
スが提案されている。たとえば、シリ４ン溝エツチング
を湿式エツチングと異方性ドライエッチとの２段回で行
ない溝の形状をＹ字型として、埋設形状の改良、及び応
力の緩和による歩留向上を図った方法が特開昭５７−６
０８５１号公報（′文献１）あるいはＩＢＤＭ、１９８
２年： ＰＰ６２からの論文（文献２）に記載されてい
る。又シリコン溝エツチングを異方性ドライエッチにて
実施し、溝形状はＵ字型として、溝を多結晶シリコン膜
にて埋設した後の平坦化の方法を改善した方法は半導体
集積回路シンポジウム１９８２年−１２月。
ＰＰ３６からの論文（文献３）あるいはＩＥＤＭ１９８
２年、ＰＰ２３７からの論文（文献４）に記載されてい
る。
２年、ＰＰ２３７からの論文（文献４）に記載されてい
る。
これら従来の製造をよシ詳わし〈実施例に従がい説明す
る。第１図〜第５図は従来の製造の主たる工程の断面図
である。まず半導体基板１１表面にシリコン酸化膜１２
及びシリコン窒化膜１３を形成する（第１図）。次にフ
ォトプロセスを用いて、シリコン窒化膜１３％シリコン
酸化膜１２及び半導体基板１１をそれぞれ部分的にエツ
チング除去し、所望の形状をしたシリコン溝１４を形成
する（第２図）。次にシリコン溝表面を選択的に酸化し
、シリコン酸化膜１５を形成する（第３図）。
る。第１図〜第５図は従来の製造の主たる工程の断面図
である。まず半導体基板１１表面にシリコン酸化膜１２
及びシリコン窒化膜１３を形成する（第１図）。次にフ
ォトプロセスを用いて、シリコン窒化膜１３％シリコン
酸化膜１２及び半導体基板１１をそれぞれ部分的にエツ
チング除去し、所望の形状をしたシリコン溝１４を形成
する（第２図）。次にシリコン溝表面を選択的に酸化し
、シリコン酸化膜１５を形成する（第３図）。
次に多結晶シリコン膜１６を所望の膜厚で形成し。
溝１４を完全に埋設する（第４図）。次に余分な多結晶
シリコン膜１６を除去し、溝１４内にのみ多結晶シリコ
ン膜を残し、該多結晶シリコン膜表面を選択的に酸化し
てシリコン酸化膜１８を形成する。以上によシ従来の製
造による絶縁分離領域の形成が成される（第５図）。
シリコン膜１６を除去し、溝１４内にのみ多結晶シリコ
ン膜を残し、該多結晶シリコン膜表面を選択的に酸化し
てシリコン酸化膜１８を形成する。以上によシ従来の製
造による絶縁分離領域の形成が成される（第５図）。
（発明の目的）
このような従来の製法によると、第４図に示した様に、
埋設多結晶シリコン膜中に空孔が形成される。記文献３
、文献４等の実施例の中でもその空孔の形成が認められ
る。この空孔が形成されると、溝を多結晶シリコン膜で
埋設した後の平坦化工程が難かしくなる。つまシ、基板
表面の多結晶シリコン膜を除去し、溝内にのみ多結晶シ
リコン膜を残す工程において、多結晶シリコン膜のエツ
チングをやυすぎると空孔が露出することとなシ。
埋設多結晶シリコン膜中に空孔が形成される。記文献３
、文献４等の実施例の中でもその空孔の形成が認められ
る。この空孔が形成されると、溝を多結晶シリコン膜で
埋設した後の平坦化工程が難かしくなる。つまシ、基板
表面の多結晶シリコン膜を除去し、溝内にのみ多結晶シ
リコン膜を残す工程において、多結晶シリコン膜のエツ
チングをやυすぎると空孔が露出することとなシ。
大きな段差が形成され、それ以後の素子形成工程の大き
な障害となる。この為、エツチング条件の設定が難かし
くプロセス的に余裕がなく、シいては歩留が悪い結果と
なっている。
な障害となる。この為、エツチング条件の設定が難かし
くプロセス的に余裕がなく、シいては歩留が悪い結果と
なっている。
この空孔が形成される原因は、溝の開口部における多結
晶シリコン膜の形成状況が、多結晶シリコン膜形成条件
及び開口部におけるＳｉ３Ｎ、膜のひ古しの形成の有無
等によシ大きく左右されることにあり、完全に防止する
ことは難かしいこととなっている。
晶シリコン膜の形成状況が、多結晶シリコン膜形成条件
及び開口部におけるＳｉ３Ｎ、膜のひ古しの形成の有無
等によシ大きく左右されることにあり、完全に防止する
ことは難かしいこととなっている。
との空孔の形成を防止する１つの方法とし″Ｃ１前記文
献１１文献２に示されている様に、シリコン溝の開口部
付近の溝幅を他より広くする方法がある。しかしながら
、この方法を用いると必然的に絶縁分離領域の幅が広く
なシ、東積回路の高集積化が難かしい欠点を有する仁と
となる。
献１１文献２に示されている様に、シリコン溝の開口部
付近の溝幅を他より広くする方法がある。しかしながら
、この方法を用いると必然的に絶縁分離領域の幅が広く
なシ、東積回路の高集積化が難かしい欠点を有する仁と
となる。
本発明はこれらの点に鑑み、絶縁分離領域の幅を広げる
ことなく前記空孔の形成を防止した新規な製造方法を提
案するものである。
ことなく前記空孔の形成を防止した新規な製造方法を提
案するものである。
（発明の効果及び実施例）
本発明の主たる所は、シリコン溝を多結晶シリコン膜に
よシ埋設する工程において、多結晶シリコン膜の形成を
２回に分けて行ない１第１回目の膜形成後に異方性ドラ
イエッチによる全面エッチ工程を加えることにある。こ
の膜のエツチングは基板表面の多結晶シリコン膜を完全
に除去し、溝の側面にのみ多結晶シリコン膜を残しても
良いし、該膜の一部をエツチング除去し、膜厚を薄くす
る方法でも良い。
よシ埋設する工程において、多結晶シリコン膜の形成を
２回に分けて行ない１第１回目の膜形成後に異方性ドラ
イエッチによる全面エッチ工程を加えることにある。こ
の膜のエツチングは基板表面の多結晶シリコン膜を完全
に除去し、溝の側面にのみ多結晶シリコン膜を残しても
良いし、該膜の一部をエツチング除去し、膜厚を薄くす
る方法でも良い。
この本発明の方法を用いれば、シリコン溝の側壁にのみ
、多結晶シリコン膜が形成され、シリコン溝の形状が開
孔部で広く、低部で狭い形状となシ、その後の第２の多
結晶シリコン膜による溝の埋設が容易となる。文箱１の
多結晶シリコン膜を形成し、エツチングすることによシ
、溝の開口部におけるシリコン窒化膜のひさし等は、第
１多結晶シリコン膜によシ埋めこまれて問題とならなく
なる。その結果、シリコン溝を多結晶シリコン膜によ＃
）埋設しても、空孔は全く形成されず、それ以後の平坦
化工程が容易となシ、シいては絶縁分離工程の安定性及
び再現性の向上による歩留の向上が期待できる。
、多結晶シリコン膜が形成され、シリコン溝の形状が開
孔部で広く、低部で狭い形状となシ、その後の第２の多
結晶シリコン膜による溝の埋設が容易となる。文箱１の
多結晶シリコン膜を形成し、エツチングすることによシ
、溝の開口部におけるシリコン窒化膜のひさし等は、第
１多結晶シリコン膜によシ埋めこまれて問題とならなく
なる。その結果、シリコン溝を多結晶シリコン膜によ＃
）埋設しても、空孔は全く形成されず、それ以後の平坦
化工程が容易となシ、シいては絶縁分離工程の安定性及
び再現性の向上による歩留の向上が期待できる。
次に大施例を第１〜３し１．及び第６〜９図に従かい詳
細に説明する。まず半導体基板１１表面にシリコン「試
化ｊ侯１２を約５０ＯＡの膜厚で、又シリコン窒化膜１
３をＣ，’Ｕ、ｌ）、法により約１５０ＯＡの膜厚で形
ｎｋする（第１ ［ｇｌ ）。次にフォトプロセスを用
いてシリコン窒化＆１３．シリコン酸化膜１２及び半導
体Ｓ版＋１を順次エツチングしシリコン溝１４を所望の
深烙及び形状にて形成する。シリコン溝深さは約４μｍ
が適当である（穿、２図）。
細に説明する。まず半導体基板１１表面にシリコン「試
化ｊ侯１２を約５０ＯＡの膜厚で、又シリコン窒化膜１
３をＣ，’Ｕ、ｌ）、法により約１５０ＯＡの膜厚で形
ｎｋする（第１ ［ｇｌ ）。次にフォトプロセスを用
いてシリコン窒化＆１３．シリコン酸化膜１２及び半導
体Ｓ版＋１を順次エツチングしシリコン溝１４を所望の
深烙及び形状にて形成する。シリコン溝深さは約４μｍ
が適当である（穿、２図）。
次にシリコン満表面をシリコン窒化膜１３を用いて選択
的に酸化し、シリコン酸化膜１５を約０．２μｍの膜厚
で形成する（第３図）。そして第１の多結晶シリコン膜
１９を、 Ｃ，Ｖ、 ＩＪ、法を用いて約０．５μｍの
ｉ厚で形成する（挑６図）。そして第７図、第８図に示
すように°、第６図に示す第１の多結晶シリコンＩｒｅ
１９を、 ＣＣｌ４ 系ガスを用いた異方性ドライエッ
チ法を用いてエツチングする。
的に酸化し、シリコン酸化膜１５を約０．２μｍの膜厚
で形成する（第３図）。そして第１の多結晶シリコン膜
１９を、 Ｃ，Ｖ、 ＩＪ、法を用いて約０．５μｍの
ｉ厚で形成する（挑６図）。そして第７図、第８図に示
すように°、第６図に示す第１の多結晶シリコンＩｒｅ
１９を、 ＣＣｌ４ 系ガスを用いた異方性ドライエッ
チ法を用いてエツチングする。
この場合第７図に示した様に溝の側壁部にのみ第１の多
結晶シリコン膜２０を残しても良いし、又、第８図の様
に第１の多結晶シリコン膜４０の膜厚を薄くするだけで
も良い。この結果異方性ドライエッチのエツチング特性
によシ、第１の多結晶シリコン膜は、溝の口部で薄く、
底部で厚い形状で残存することとなり、その後の第２の
多結晶シリコン膜による溝の埋設を容易としている。最
後に第９図に示すように第２の多結晶シリコン膜をＣ，
Ｖ、、 Ｄ、法により約３μｍの膜厚で形成する。との
第９ｍの後に平坦化工程を経ることにより素子間絶縁分
離領域の形成が出来る。又、実施例では。
結晶シリコン膜２０を残しても良いし、又、第８図の様
に第１の多結晶シリコン膜４０の膜厚を薄くするだけで
も良い。この結果異方性ドライエッチのエツチング特性
によシ、第１の多結晶シリコン膜は、溝の口部で薄く、
底部で厚い形状で残存することとなり、その後の第２の
多結晶シリコン膜による溝の埋設を容易としている。最
後に第９図に示すように第２の多結晶シリコン膜をＣ，
Ｖ、、 Ｄ、法により約３μｍの膜厚で形成する。との
第９ｍの後に平坦化工程を経ることにより素子間絶縁分
離領域の形成が出来る。又、実施例では。
溝を多結晶シリコン膜によシ埋設する方法につ入へて述
べたが、シリコン酸化膜、プラズマシリコン窒化膜等を
用いても、同様の効果を得ることが出来る。
べたが、シリコン酸化膜、プラズマシリコン窒化膜等を
用いても、同様の効果を得ることが出来る。
又１本発明の製法を溝キャパシタ等の深い孔を使用する
製法の孔埋設工程にも容易に応用できる。
製法の孔埋設工程にも容易に応用できる。
第１図〜第５図は従来の製法の主たる工程を示・す断面
図を、又第１〜３図及び第６〜９図は本発明の実梅例に
よる製法の主たる工程の断面図でちる。 尚５図において、１１・・・・・・シリコン基板、１２
゜１５．１８・・・・・・シリコン酸化［、１３・・・
・・・シリ−１ン窒化峻、１４・・・・・・シリコン溝
、１６． １９，２０・・・・・・多結晶シリコン膜、
１７・・・・・・空孔である。
図を、又第１〜３図及び第６〜９図は本発明の実梅例に
よる製法の主たる工程の断面図でちる。 尚５図において、１１・・・・・・シリコン基板、１２
゜１５．１８・・・・・・シリコン酸化［、１３・・・
・・・シリ−１ン窒化峻、１４・・・・・・シリコン溝
、１６． １９，２０・・・・・・多結晶シリコン膜、
１７・・・・・・空孔である。
Claims (1)
- 【特許請求の範囲】 一（１）半導体基板表面に溝又は深い孔を形成する工程
と、該溝又は孔の表面に第１の絶縁体膜を形成する工程
と、基板表面に第１の多結晶シリコン膜を形成した後に
異方性プラズマエッチ法を用いて該第１の多結晶シリコ
ン膜を食刻し、溝又は孔の側壁部に該第１の多結晶シリ
コン膜を残存させる工程と、第２の多結晶シリコン膜を
形成し、該溝又は孔を埋設する工程とを含むことを特徴
とする半導体装置の製造方法。 （２）第１および第２の多結晶シリコン膜の代わシにシ
リコン酸化膜又はシリコン窒化膜を用いることを特徴と
する特許請求の範囲第（１）項記載の半導体装置の製造
方法。 （３）第１の多結晶シリコン膜の代わシにシリコン酸化
膜又はシリコン窒化膜を用いることを特徴とする特許請
求の範囲第（１）項記載の半導体装置の・製造方法。 （４）第２の多結晶シリコン膜の代わシにシリコン酸化
膜又はシリコン窒化膜を用いることを特徴とする特許請
求の範囲第（１）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1963384A JPS60164335A (ja) | 1984-02-06 | 1984-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1963384A JPS60164335A (ja) | 1984-02-06 | 1984-02-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60164335A true JPS60164335A (ja) | 1985-08-27 |
Family
ID=12004606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1963384A Pending JPS60164335A (ja) | 1984-02-06 | 1984-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60164335A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0242506A2 (en) * | 1986-03-17 | 1987-10-28 | International Business Machines Corporation | Sidewall spacers for cmos circuits stress relief/isolation and method for making |
| JPS63289830A (ja) * | 1987-05-21 | 1988-11-28 | Nec Corp | 半導体装置の製造方法 |
| JPH02159050A (ja) * | 1988-12-13 | 1990-06-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR100478488B1 (ko) * | 2002-12-05 | 2005-03-29 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57187951A (en) * | 1981-05-14 | 1982-11-18 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS58143548A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-02-06 JP JP1963384A patent/JPS60164335A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57187951A (en) * | 1981-05-14 | 1982-11-18 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS58143548A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 半導体装置の製造方法 |
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| JPS63289830A (ja) * | 1987-05-21 | 1988-11-28 | Nec Corp | 半導体装置の製造方法 |
| JPH02159050A (ja) * | 1988-12-13 | 1990-06-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR100478488B1 (ko) * | 2002-12-05 | 2005-03-29 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
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