JPS63289830A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63289830A JPS63289830A JP12520287A JP12520287A JPS63289830A JP S63289830 A JPS63289830 A JP S63289830A JP 12520287 A JP12520287 A JP 12520287A JP 12520287 A JP12520287 A JP 12520287A JP S63289830 A JPS63289830 A JP S63289830A
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- polysilicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誘電体分離を用いた半導体装置の製造方法に関
し、特にトレンチアイソレーション法に関する。
し、特にトレンチアイソレーション法に関する。
従来、トレンチアイソレーション工程は、第３図（ａ）
〜（ｃ）に示す様に、Ｐ型Ｓｉ基板１にＮ＋型梅込、１
１１２．Ｎ型エピタキシャル層３を形成し、その後、分
離用の講５を形成し、この溝内部に酸化膜４を形成した
後イオン注入法を用い、溝底部のＰ型Ｓｉ基板１に、Ｐ
＋型チャネルストッパ７を形成する。
〜（ｃ）に示す様に、Ｐ型Ｓｉ基板１にＮ＋型梅込、１
１１２．Ｎ型エピタキシャル層３を形成し、その後、分
離用の講５を形成し、この溝内部に酸化膜４を形成した
後イオン注入法を用い、溝底部のＰ型Ｓｉ基板１に、Ｐ
＋型チャネルストッパ７を形成する。
さらに、この溝内部をポリシリコン８で埋めた後、この
ポリシリコンの表面に酸化膜９を形成し、Ｐ型ベース層
１０．Ｎ”″型エミッタ層１１゜電極１２を形成するこ
とにより、半導体素子を形成する方法をとっていた。
ポリシリコンの表面に酸化膜９を形成し、Ｐ型ベース層
１０．Ｎ”″型エミッタ層１１゜電極１２を形成するこ
とにより、半導体素子を形成する方法をとっていた。
上述した従来のアイソレーション工程では、満５の底部
のＰ型Ｓｉ基板１にイオン注入法によりＰ＋型チャネル
ストッパ７を形成するとき、イオン注入の角度が８１基
板１の全面にわたり、Ｓｉ基板に対して完全に垂直に打
ち込みことは困難であり、Ｎ型エピタキシャル層にＰ壁
領域２１が形成される。このＰ壁領域２１はＮ“型埋込
Ｎ２とぶつかり、耐圧不良を生じたり、ベース・コレク
タ間容量を増大して、ＮＰＮトランジスタの高速化に対
し、大きな問題となっていた。
のＰ型Ｓｉ基板１にイオン注入法によりＰ＋型チャネル
ストッパ７を形成するとき、イオン注入の角度が８１基
板１の全面にわたり、Ｓｉ基板に対して完全に垂直に打
ち込みことは困難であり、Ｎ型エピタキシャル層にＰ壁
領域２１が形成される。このＰ壁領域２１はＮ“型埋込
Ｎ２とぶつかり、耐圧不良を生じたり、ベース・コレク
タ間容量を増大して、ＮＰＮトランジスタの高速化に対
し、大きな問題となっていた。
本発明の目的は、このような問題を解決し、溝側面にポ
リシリコンを形成することにより、溝側面のエピタキシ
ャル層にポロンが注入されることを防ぐことができ、そ
のための耐圧不良およびベース・コレクタ間容量の増加
も防ぐことのできる半導体装置の製造方法を提供するこ
とにある。
リシリコンを形成することにより、溝側面のエピタキシ
ャル層にポロンが注入されることを防ぐことができ、そ
のための耐圧不良およびベース・コレクタ間容量の増加
も防ぐことのできる半導体装置の製造方法を提供するこ
とにある。
本発明の半導体装置の製造方法は、−導電型半導体基板
上に、他の導電型で高濃度層を形成し、さらに他の導電
型で低濃度のエピタキシャル層を形成する第１の工程と
、前記エピタキシャル層表面から前記半導体基板に到達
するまで溝を形成し、この溝によって前記エピタキシャ
ル層を島状領域に分離する第２の工程と、前記溝内部に
絶縁膜を形成し、さらに溝の側面にのみ多結晶シリコン
を形成する第３の工程と、前記溝底部の前記半導体基板
に一導電型で高濃度層を形成する第４の工程と、前記溝
内部を多結晶シリコンで充填し、この多結晶シリコン上
に絶縁物を形成した後、島状領域に半導体素子を形成す
る第５の工程を含むことを特徴とする。
上に、他の導電型で高濃度層を形成し、さらに他の導電
型で低濃度のエピタキシャル層を形成する第１の工程と
、前記エピタキシャル層表面から前記半導体基板に到達
するまで溝を形成し、この溝によって前記エピタキシャ
ル層を島状領域に分離する第２の工程と、前記溝内部に
絶縁膜を形成し、さらに溝の側面にのみ多結晶シリコン
を形成する第３の工程と、前記溝底部の前記半導体基板
に一導電型で高濃度層を形成する第４の工程と、前記溝
内部を多結晶シリコンで充填し、この多結晶シリコン上
に絶縁物を形成した後、島状領域に半導体素子を形成す
る第５の工程を含むことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例を工程順に説
明する断面図である。
明する断面図である。
まず、Ｐ型Ｓｉ基板１表面に、Ａｓ、Ｓｂ等の不純物を
拡散し、不純物濃度１０１９〜１０２０ロー３程度、深
さ１μｍ程度のＮ＋型埋込層２を形成する０次に、１Ω
・口程度のＮ型エピタキシャル層３を１．５〜２μｍ程
度形成する。絶縁分離用の溝５をＰ型Ｓｉ基板１に到達
するまでエツチングにより形成し、さらに、酸化膜４を
熱酸化法もしくは化学気相成長法等を用いて形成する（
第１図（ａ））。
拡散し、不純物濃度１０１９〜１０２０ロー３程度、深
さ１μｍ程度のＮ＋型埋込層２を形成する０次に、１Ω
・口程度のＮ型エピタキシャル層３を１．５〜２μｍ程
度形成する。絶縁分離用の溝５をＰ型Ｓｉ基板１に到達
するまでエツチングにより形成し、さらに、酸化膜４を
熱酸化法もしくは化学気相成長法等を用いて形成する（
第１図（ａ））。
その後、ポリシリコンを気根表面に講５が完全に埋まら
ない程度の厚さに形成し、異方性ドライエツチング法に
より溝の側面にのみポリシリコンロを形成し、１１１３
＋をイオン注入することにより溝底部のＰ型Ｓｉ基板１
にＰ＋型チャネルストッパ７を形成する（第１図（ｂ）
）。
ない程度の厚さに形成し、異方性ドライエツチング法に
より溝の側面にのみポリシリコンロを形成し、１１１３
＋をイオン注入することにより溝底部のＰ型Ｓｉ基板１
にＰ＋型チャネルストッパ７を形成する（第１図（ｂ）
）。
このとき、基板１に対して完全に垂直にイオン注入する
ことは困難ななめ、溝側面にも注入されるがポリシリコ
ンと酸化膜を適当な厚さにすることにより、Ｎ型エピタ
キシャル層３内にイオン注入されるのを防ぐことができ
る。
ことは困難ななめ、溝側面にも注入されるがポリシリコ
ンと酸化膜を適当な厚さにすることにより、Ｎ型エピタ
キシャル層３内にイオン注入されるのを防ぐことができ
る。
その後、溝内部のみポリシリコン８で充填しポリシリコ
ンロの表面に酸化膜９を形成した後、Ｎ型エピタキシャ
ル層３にＰ型ベース層１０．Ｎ”型エミッタＭ１１．電
極１２を形成してＮＰＮトランジスタを形成する（第１
図（Ｃ））。
ンロの表面に酸化膜９を形成した後、Ｎ型エピタキシャ
ル層３にＰ型ベース層１０．Ｎ”型エミッタＭ１１．電
極１２を形成してＮＰＮトランジスタを形成する（第１
図（Ｃ））。
また、第１図では、ＮＰＮ）ランジスタについて説明し
たが、その他の素子例えばＰＮＰトランジスタ、抵抗、
ＣＭＯ３等でも適用できることは明白である。
たが、その他の素子例えばＰＮＰトランジスタ、抵抗、
ＣＭＯ３等でも適用できることは明白である。
第２図＜ａ）〜（ｃ）は本発明の第２の実施例を工程順
に説明した断面図である。本実施例は、第１図の実施例
と同様に、分離用の湧５を形成した後、基板１の表面に
窒化膜を形成し、異方性ドライエツチング法を用いて７
１４５の側面にのみ窒化膜１５を形成する。
に説明した断面図である。本実施例は、第１図の実施例
と同様に、分離用の湧５を形成した後、基板１の表面に
窒化膜を形成し、異方性ドライエツチング法を用いて７
１４５の側面にのみ窒化膜１５を形成する。
その後、第１の実施例と同様に、１１１３＋をイオン注
入してＰ＋型チャネルストッパ７を形成、ポリシリコン
８を溝内部に充填し、Ｎ型エピタキシャル層３に半導体
素子を形成する。
入してＰ＋型チャネルストッパ７を形成、ポリシリコン
８を溝内部に充填し、Ｎ型エピタキシャル層３に半導体
素子を形成する。
この実施例では、溝内部の側面が酸化膜と窒化膜とから
なるため、寄生容量の低減の点で有利である。
なるため、寄生容量の低減の点で有利である。
〔発明の効果〕
以上説明したように本発明は、イオン注入でＰ＋をチャ
ネルストッパを形成するときに、溝側面のＮ型エピタキ
シャル層にホロンが注入されることを防ぐことにより、
耐圧不良を防ぎ、さらに寄生容量の増加を防ぐことによ
り、半導体素子を高速化できる効果がある。
ネルストッパを形成するときに、溝側面のＮ型エピタキ
シャル層にホロンが注入されることを防ぐことにより、
耐圧不良を防ぎ、さらに寄生容量の増加を防ぐことによ
り、半導体素子を高速化できる効果がある。
第１図（ａ）〜（ｃ）は本発明の一実施例を工程順に説
明した素子断面図、第２図（ａ）〜（ｃ）は本発明の第
２の実施例の工程順の断面図、第３図（ａ）〜（ｃ）は
従来の製造方法を工程順に示した断面図である。 １・・・Ｐ型Ｓｉ基板、２・・・Ｎ＋型埋込層、３・・
・Ｎ型エピタキシャル層、４・・・酸化膜、５・・・溝
、６゜８・・・ポリシリコン、７・・・Ｐ＋型チャネル
ストッパ、９・・・酸化膜、１．０・・Ｐ型ベース層、
１１・・・Ｎ＋型エミッタ層、１２・・・電極、１５・
・・窒化膜、２１・・・Ｐ壁領域。 第 １ しく ＋７ネルスド・パ１２図 ＺＩ Ｐ型頒層 第Ｊ図
明した素子断面図、第２図（ａ）〜（ｃ）は本発明の第
２の実施例の工程順の断面図、第３図（ａ）〜（ｃ）は
従来の製造方法を工程順に示した断面図である。 １・・・Ｐ型Ｓｉ基板、２・・・Ｎ＋型埋込層、３・・
・Ｎ型エピタキシャル層、４・・・酸化膜、５・・・溝
、６゜８・・・ポリシリコン、７・・・Ｐ＋型チャネル
ストッパ、９・・・酸化膜、１．０・・Ｐ型ベース層、
１１・・・Ｎ＋型エミッタ層、１２・・・電極、１５・
・・窒化膜、２１・・・Ｐ壁領域。 第 １ しく ＋７ネルスド・パ１２図 ＺＩ Ｐ型頒層 第Ｊ図
Claims (1)
- 一導電型半導体基板上に、他の導電型で高濃度層を形成
し、さらに他の導電型で低濃度のエピタキシャル層を形
成する第１の工程と、前記エピタキシャル層表面から前
記半導体基板に到達するまで溝を形成し、この溝によつ
て前記エピタキシャル層を島状領域に分離する第２の工
程と、前記溝内部に絶縁膜を形成し、さらに溝の側面に
のみ多結晶シリコンを形成する第３の工程と、前記溝底
部の前記半導体基板に一導電型で高濃度層を形成する第
４の工程と、前記溝内部を多結晶シリコンで充填し、こ
の多結晶シリコン上に絶縁物を形成した後、島状領域に
半導体素子を形成する第５の工程を含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125202A JPH07120704B2 (ja) | 1987-05-21 | 1987-05-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125202A JPH07120704B2 (ja) | 1987-05-21 | 1987-05-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63289830A true JPS63289830A (ja) | 1988-11-28 |
| JPH07120704B2 JPH07120704B2 (ja) | 1995-12-20 |
Family
ID=14904435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62125202A Expired - Lifetime JPH07120704B2 (ja) | 1987-05-21 | 1987-05-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120704B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653315A (ja) * | 1992-07-30 | 1994-02-25 | Nec Corp | 半導体装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897846A (ja) * | 1981-12-08 | 1983-06-10 | Nec Corp | 半導体装置の製造方法 |
| JPS60164335A (ja) * | 1984-02-06 | 1985-08-27 | Nec Corp | 半導体装置の製造方法 |
| JPS61293817A (ja) * | 1985-06-21 | 1986-12-24 | Kobayashi:Kk | 靴拭きマットの製造方法 |
-
1987
- 1987-05-21 JP JP62125202A patent/JPH07120704B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5897846A (ja) * | 1981-12-08 | 1983-06-10 | Nec Corp | 半導体装置の製造方法 |
| JPS60164335A (ja) * | 1984-02-06 | 1985-08-27 | Nec Corp | 半導体装置の製造方法 |
| JPS61293817A (ja) * | 1985-06-21 | 1986-12-24 | Kobayashi:Kk | 靴拭きマットの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653315A (ja) * | 1992-07-30 | 1994-02-25 | Nec Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120704B2 (ja) | 1995-12-20 |
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