JPS6218719A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6218719A JPS6218719A JP15865985A JP15865985A JPS6218719A JP S6218719 A JPS6218719 A JP S6218719A JP 15865985 A JP15865985 A JP 15865985A JP 15865985 A JP15865985 A JP 15865985A JP S6218719 A JPS6218719 A JP S6218719A
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- JP
- Japan
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- film
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- sio2
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- sio2 film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はＴＣなど、半導体装置の製造方法に係り、特に
、表面に平坦な絶縁膜を形成する方法に関する。
、表面に平坦な絶縁膜を形成する方法に関する。
ＩＣでは、半導体基板上に多数の半導体素子が設けられ
て、これらの半導体素子を接続する配線層が多層に形成
されている。このような配線層の断線や短絡の事故をな
くするためには、平坦な面上に配線層を形成することが
望ましく、また、これらの配線と基板（バルク）との容
量を減するために、、基板表面に厚い絶縁膜を設けるこ
とが望ましい。
て、これらの半導体素子を接続する配線層が多層に形成
されている。このような配線層の断線や短絡の事故をな
くするためには、平坦な面上に配線層を形成することが
望ましく、また、これらの配線と基板（バルク）との容
量を減するために、、基板表面に厚い絶縁膜を設けるこ
とが望ましい。
［従来の技術］
第２図はバイポーラｒｃの素子断面図を図示しており、
素子間分離帯はＩＯＰ構造で、素子内にＯ３Ｔ方式を取
り入れた代表的なバイポーラ素子の断面図である。
素子間分離帯はＩＯＰ構造で、素子内にＯ３Ｔ方式を取
り入れた代表的なバイポーラ素子の断面図である。
図において、１はｐ型シリコン基板、２はｎ＋型埋没層
、３は素子間分離帯、４はフィールド絶縁膜（ＯＳＴ方
式）、５はｎ＋型コレクタコンタクト領域、６はｐ型ベ
ース領域、７はｐ＋型ベースコンタクト領域、８はｎ＋
型エミッタ領域、９は熱酸化した二酸化シリコン（Ｓｉ
Ｏ２）膜（膜厚１０００人）、１０はＣＶＤ被着５ｉ０
２膜（膜厚３０００人）で、１５はコレクタ電極、１７
はベース電極、■８はエミッタ電極である。
、３は素子間分離帯、４はフィールド絶縁膜（ＯＳＴ方
式）、５はｎ＋型コレクタコンタクト領域、６はｐ型ベ
ース領域、７はｐ＋型ベースコンタクト領域、８はｎ＋
型エミッタ領域、９は熱酸化した二酸化シリコン（Ｓｉ
Ｏ２）膜（膜厚１０００人）、１０はＣＶＤ被着５ｉ０
２膜（膜厚３０００人）で、１５はコレクタ電極、１７
はベース電極、■８はエミッタ電極である。
ここに、ＣＶＤ被着５ｉ０２膜１０とは、化学気相成長
（ＣＶ Ｄ）法で被着させたＳｉＯ２膜のことで、基板
面上の熱酸化した５ｉ０２膜９が薄い膜厚であるから、
その上に比較的厚い５ｉ０２膜１０を被着して、基板と
配線間に生じる寄生容量を減少させているものである。
（ＣＶ Ｄ）法で被着させたＳｉＯ２膜のことで、基板
面上の熱酸化した５ｉ０２膜９が薄い膜厚であるから、
その上に比較的厚い５ｉ０２膜１０を被着して、基板と
配線間に生じる寄生容量を減少させているものである。
［発明が解決しようとする問題点］
ところが、熱酸化した５ｉ０２膜９の上に、ＣＶＤ法で
５ｉ０２膜１０を被着すると、５ｉ０２膜９面上の凹凸
がそのまま５ｉ０２膜１０の上に生じて、段差は解消せ
ずにむしろ凹凸は助長される傾向にあり、余り膜厚を厚
く形成できない問題がある。
５ｉ０２膜１０を被着すると、５ｉ０２膜９面上の凹凸
がそのまま５ｉ０２膜１０の上に生じて、段差は解消せ
ずにむしろ凹凸は助長される傾向にあり、余り膜厚を厚
く形成できない問題がある。
これは、被着膜の被覆性が良くなってきたことにも原因
があって、それではその上面に設ける配線層の断線や短
絡が、かえって増加する心配がある。
があって、それではその上面に設ける配線層の断線や短
絡が、かえって増加する心配がある。
本発明は、このような問題点をなくする半導体装置の製
造方法を提案するものである。
造方法を提案するものである。
その問題は、半導体基板上にアモルファスシリコン・ゲ
ルマニウム膜を気相成長し、次いで、高湿高温中で酸化
して該アモルファスシリコン・ゲルマニウム膜を二酸化
シリコン膜に変成して、該二酸化シリコン膜で被覆され
た平坦な表面を形成する工程が含まれる半導体装置の製
造方法によって解決される。
ルマニウム膜を気相成長し、次いで、高湿高温中で酸化
して該アモルファスシリコン・ゲルマニウム膜を二酸化
シリコン膜に変成して、該二酸化シリコン膜で被覆され
た平坦な表面を形成する工程が含まれる半導体装置の製
造方法によって解決される。
［作用］
即ち、本発明は基板上にアモルファスシリコン・ゲルマ
ニウム膜を気相成長し、これを高湿高温中で酸化して５
ｉ０２膜に変成し、その変成時に起こる５ｉ０２膜の流
動性を利用して、表面を平坦化させる。
ニウム膜を気相成長し、これを高湿高温中で酸化して５
ｉ０２膜に変成し、その変成時に起こる５ｉ０２膜の流
動性を利用して、表面を平坦化させる。
そうすれば、基板表面に平坦化した所望膜厚の厚いＳｉ
Ｏ３膜を形成させることができ、容量を減少する効果が
得られると共に、上面に信頼性の高い多層配線を形成す
ることができる。
Ｏ３膜を形成させることができ、容量を減少する効果が
得られると共に、上面に信頼性の高い多層配線を形成す
ることができる。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図（ａｌ〜（ｅ）は本発明にかかる形成方法の一実
施例を示し、本例はバイポーラＩＣの形成工程順断面図
である。
施例を示し、本例はバイポーラＩＣの形成工程順断面図
である。
まず、第１図（ａｌに示すように、公知の製法によって
ｐ型シリコン基板１上に、ｎ＋型埋没１ｉＪ２゜素子間
分離帯３．フィールド絶縁膜４＋ｎ＋型コレクタコンタ
クト領域５．ｐ型ベース領域６が設けられ、表面には熱
酸化した膜厚１０００人の５ｉ０２膜９が形成されてい
るが、更に、その上にＣＶＤ法で膜厚１μｍ程度のアモ
ルファスシリコン・ゲルマニウム膜２０を成長する。こ
のアモルファスシリコン・ゲルマニウム膜の成長法は、
基板を４５０℃に加熱し、減圧度をｌ Ｔｏｒｒにして
、反応ガスはＧｅＨ３： ＳｉＨ４＝ ３ ： １０の
比のものを流入させる方法で形成される。
ｐ型シリコン基板１上に、ｎ＋型埋没１ｉＪ２゜素子間
分離帯３．フィールド絶縁膜４＋ｎ＋型コレクタコンタ
クト領域５．ｐ型ベース領域６が設けられ、表面には熱
酸化した膜厚１０００人の５ｉ０２膜９が形成されてい
るが、更に、その上にＣＶＤ法で膜厚１μｍ程度のアモ
ルファスシリコン・ゲルマニウム膜２０を成長する。こ
のアモルファスシリコン・ゲルマニウム膜の成長法は、
基板を４５０℃に加熱し、減圧度をｌ Ｔｏｒｒにして
、反応ガスはＧｅＨ３： ＳｉＨ４＝ ３ ： １０の
比のものを流入させる方法で形成される。
次いで、第１図（ｂｌに示すように、高湿度の酸化雰囲
気中で８００℃に加熱し、アモルファスシリコン・ゲル
マニウム膜２０を酸化させて５ｉ０２膜２０゜に変成す
る。その時、５ｉ０２膜２０“は流動して、基板表面が
平坦化される。更に、その上に、膜厚２０００人の窒化
シリコン（Ｓｉ３ Ｎ４ ）膜２１を被着する。この５
ｉ０２膜２０“が生成し、且つ、平坦になる理由は、ア
モルファスシリコンが酸化して５ｉ０２膜が生成される
一方で、ゲルマニウムが酸化した酸化ゲルマニウム（Ｇ
ｅＯ２）が高温度で揮発するからで、その揮発でＧｅＯ
２は飛散して消滅し、５ｉ０２膜のみ残存するが、その
揮発時に５ｉ０２膜が流動して、表面が平坦化される。
気中で８００℃に加熱し、アモルファスシリコン・ゲル
マニウム膜２０を酸化させて５ｉ０２膜２０゜に変成す
る。その時、５ｉ０２膜２０“は流動して、基板表面が
平坦化される。更に、その上に、膜厚２０００人の窒化
シリコン（Ｓｉ３ Ｎ４ ）膜２１を被着する。この５
ｉ０２膜２０“が生成し、且つ、平坦になる理由は、ア
モルファスシリコンが酸化して５ｉ０２膜が生成される
一方で、ゲルマニウムが酸化した酸化ゲルマニウム（Ｇ
ｅＯ２）が高温度で揮発するからで、その揮発でＧｅＯ
２は飛散して消滅し、５ｉ０２膜のみ残存するが、その
揮発時に５ｉ０２膜が流動して、表面が平坦化される。
次いで、第１図（Ｃ１に示すように、フォトプロセスに
よって、Ｓｉ３Ｎ４膜２１１５１０２膜２０’を窓開け
してベース電極窓（窓幅１μｍ）を形成し、その窓内に
硼素をドープした多結晶シリコン膜２７をＣＶＤ法で成
長し、熱処理してｐ＋型ベースコンタクト領域７を画定
する。このＣＶＤ法による気相成長は選択成長、あるい
は、非選択成長のいずれでも良いが、非選択成長の場合
は上面に被着した多結晶シリコン膜２７をＳｉ３Ｎ４膜
面まで研磨して除去しておく。尚、ここに形成したベー
ス電極窓内のドープ多結晶シリコン膜２７がベース電極
となる。
よって、Ｓｉ３Ｎ４膜２１１５１０２膜２０’を窓開け
してベース電極窓（窓幅１μｍ）を形成し、その窓内に
硼素をドープした多結晶シリコン膜２７をＣＶＤ法で成
長し、熱処理してｐ＋型ベースコンタクト領域７を画定
する。このＣＶＤ法による気相成長は選択成長、あるい
は、非選択成長のいずれでも良いが、非選択成長の場合
は上面に被着した多結晶シリコン膜２７をＳｉ３Ｎ４膜
面まで研磨して除去しておく。尚、ここに形成したベー
ス電極窓内のドープ多結晶シリコン膜２７がベース電極
となる。
次いで、第１図（ｄｌに示すように、再びフォトプロセ
スを適用して、Ｓｉ３Ｎ４膜２１ ＋ Ｓ ｉ Ｏ２膜
２０′を窓開けしてコレクタ電極窓（窓幅１μｍ）とエ
ミッタ電極窓（窓幅０．５μｍ）を形成し、その窓内に
砒素をドープした多結晶シリコン膜２５．２８をＣＶＤ
法で成長する。このＣＶＤ法による気相成長も選択成長
、非選択成長のいずれでも良い。尚、ここに形成したコ
レクタ電極窓内のドープ多結晶シリコン膜２５がベース
電極となり、エミッタ電極窓内のドープ多結晶シリコン
膜２８がエミッタ電極となる。
スを適用して、Ｓｉ３Ｎ４膜２１ ＋ Ｓ ｉ Ｏ２膜
２０′を窓開けしてコレクタ電極窓（窓幅１μｍ）とエ
ミッタ電極窓（窓幅０．５μｍ）を形成し、その窓内に
砒素をドープした多結晶シリコン膜２５．２８をＣＶＤ
法で成長する。このＣＶＤ法による気相成長も選択成長
、非選択成長のいずれでも良い。尚、ここに形成したコ
レクタ電極窓内のドープ多結晶シリコン膜２５がベース
電極となり、エミッタ電極窓内のドープ多結晶シリコン
膜２８がエミッタ電極となる。
次いで、第１図（ｅ）に示すように、Ｓｉ３Ｎ４膜２Ｉ
をエツチング除去し、所定温度で熱処理してｎ＋＋エミ
ッタ領域８を画定する。
をエツチング除去し、所定温度で熱処理してｎ＋＋エミ
ッタ領域８を画定する。
上記の形成方法を用いれば、膜厚制御の容易な厚い平坦
化したＳｉ○２膜２０′を基板表面に形成できて、その
ために、チャージアップのない、寄生容量の小さなＩＣ
が形成される。また、表面に設ける多層配線層は平滑化
され、断線や短絡が低減して、その信頼性が高められる
。
化したＳｉ○２膜２０′を基板表面に形成できて、その
ために、チャージアップのない、寄生容量の小さなＩＣ
が形成される。また、表面に設ける多層配線層は平滑化
され、断線や短絡が低減して、その信頼性が高められる
。
［発明の効果コ
以上の説明から明らかなように、本発明によれば基板表
面の絶縁膜が平坦化され、また、寄生容量が減少する等
、ＩＣの性能・信頼性の向上に顕著に寄与するものであ
る。
面の絶縁膜が平坦化され、また、寄生容量が減少する等
、ＩＣの性能・信頼性の向上に顕著に寄与するものであ
る。
第１図（ａ）〜（ｅ）は本発明にかかる形成工程順断面
図、第２図は従来のバイポーラＩＣの断面図である。 図において、 １はｐ型シリコン基板、２はｎ＋型型埋石層３は素子間
分離帯、 ４はフィールド絶縁膜、５はｎ＋＋コレク
タコンタクト領域、 ６はｐ型ベース領域、 ７はｐ＋＋ベースコンタクト領域、 ８はｎ＋＋エミッタ領域、 ９は熱酸化した５ｉ０２膜、 １０はＣＶＤ被着５ｉ０２膜、 １５、２５はコレクタ電極、１７．２７はベース電極、
１８、２８はエミッタ電極、 ２０はアモルファスシリコン・ゲルマニウム膜、２０′
は変成した５ｉ０２膜、 ２１はＳｉ３Ｎ４膜 を示している。 不発）川の形へ°工栓り々鉾市バ菌 第１図
図、第２図は従来のバイポーラＩＣの断面図である。 図において、 １はｐ型シリコン基板、２はｎ＋型型埋石層３は素子間
分離帯、 ４はフィールド絶縁膜、５はｎ＋＋コレク
タコンタクト領域、 ６はｐ型ベース領域、 ７はｐ＋＋ベースコンタクト領域、 ８はｎ＋＋エミッタ領域、 ９は熱酸化した５ｉ０２膜、 １０はＣＶＤ被着５ｉ０２膜、 １５、２５はコレクタ電極、１７．２７はベース電極、
１８、２８はエミッタ電極、 ２０はアモルファスシリコン・ゲルマニウム膜、２０′
は変成した５ｉ０２膜、 ２１はＳｉ３Ｎ４膜 を示している。 不発）川の形へ°工栓り々鉾市バ菌 第１図
Claims (1)
- 半導体基板上にアモルファスシリコン・ゲルマニウム
膜を気相成長し、次いで、高湿高温中で酸化して該アモ
ルファスシリコン・ゲルマニウム膜を二酸化シリコン膜
に変成して、該二酸化シリコン膜で被覆された平坦な表
面を形成する工程が含まれてなることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15865985A JPS6218719A (ja) | 1985-07-17 | 1985-07-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15865985A JPS6218719A (ja) | 1985-07-17 | 1985-07-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218719A true JPS6218719A (ja) | 1987-01-27 |
Family
ID=15676542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15865985A Pending JPS6218719A (ja) | 1985-07-17 | 1985-07-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218719A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03119408A (ja) * | 1989-10-03 | 1991-05-21 | Tokyo Electron Ltd | 温度調整装置及び温度調整方法 |
| US5089428A (en) * | 1989-12-27 | 1992-02-18 | Texas Instruments Incorporated | Method for forming a germanium layer and a heterojunction bipolar transistor |
| US5354706A (en) * | 1993-03-02 | 1994-10-11 | Lsi Logic Corporation | Formation of uniform dimension conductive lines on a semiconductor wafer |
-
1985
- 1985-07-17 JP JP15865985A patent/JPS6218719A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03119408A (ja) * | 1989-10-03 | 1991-05-21 | Tokyo Electron Ltd | 温度調整装置及び温度調整方法 |
| US5089428A (en) * | 1989-12-27 | 1992-02-18 | Texas Instruments Incorporated | Method for forming a germanium layer and a heterojunction bipolar transistor |
| US5354706A (en) * | 1993-03-02 | 1994-10-11 | Lsi Logic Corporation | Formation of uniform dimension conductive lines on a semiconductor wafer |
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