JPH024131B2 - - Google Patents
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- JPH024131B2 JPH024131B2 JP57210133A JP21013382A JPH024131B2 JP H024131 B2 JPH024131 B2 JP H024131B2 JP 57210133 A JP57210133 A JP 57210133A JP 21013382 A JP21013382 A JP 21013382A JP H024131 B2 JPH024131 B2 JP H024131B2
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- JP
- Japan
- Prior art keywords
- layer
- melting point
- point metal
- insulating film
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/064—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying
- H10W20/066—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying by forming silicides of refractory metals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法に係り、特に半
導体装置に於ける高融点金属シリサイド電極配線
及び該電極配線を埋め込む絶縁膜の形成方法に関
する。
導体装置に於ける高融点金属シリサイド電極配線
及び該電極配線を埋め込む絶縁膜の形成方法に関
する。
(b) 技術の背景
モリブデン・シリサイド（MoSi2）等の高融点
金属シリサイドは、耐熱性に優れ且つ低い抵抗率
を有するので、多層構造の半導体装置に於ける下
層電極配線に良く用いられる。
金属シリサイドは、耐熱性に優れ且つ低い抵抗率
を有するので、多層構造の半導体装置に於ける下
層電極配線に良く用いられる。
(c) 従来技術と問題点
従来多層構造の半導体装置の製造方法に於て、
高融点金属シリサイド下層電極配線例えばMoSi2
下層電極配線は、同時スパツタ法等によつて形成
したMoSi2膜をフオト・リングラフイ技術によつ
てパターンニングすることにより形成され、又該
MoSi2下層電極配線を埋め込む層間絶縁膜は、該
配線形成面上にりん珪酸ガラス（PSG）等の絶
縁膜を化学気相成長させることによつて形成して
いた。
高融点金属シリサイド下層電極配線例えばMoSi2
下層電極配線は、同時スパツタ法等によつて形成
したMoSi2膜をフオト・リングラフイ技術によつ
てパターンニングすることにより形成され、又該
MoSi2下層電極配線を埋め込む層間絶縁膜は、該
配線形成面上にりん珪酸ガラス（PSG）等の絶
縁膜を化学気相成長させることによつて形成して
いた。
そのため従来方法に於ては、MoSi2電極配線の
パターンニング工程が複雑であり、且つパターン
ニングに際して異方性を有するリアクテイブ・イ
オンエツチング法が用いられるためイオン衝撃の
ダメージによつて素子特性が損われるという問題
があつた。又フオト・リングラフイ技術によつて
形成した電極配線パターンは、下層絶縁膜上に載
設されるので電極配線上面と下層絶縁膜面との間
に急峻な段差が形成される。そのため該下層電極
配線形成面上に化学気相成長させた層間絶縁膜
に、前記段差部に於て不連続部が形成され層間絶
縁膜の絶縁性が低下し易いという問題もあつた。
そして又前記段差部によつて層間絶縁膜上にも凹
凸が形成されるため、該層間絶縁膜上に被着され
る上層配線の品質が低下するという問題もあつ
た。
パターンニング工程が複雑であり、且つパターン
ニングに際して異方性を有するリアクテイブ・イ
オンエツチング法が用いられるためイオン衝撃の
ダメージによつて素子特性が損われるという問題
があつた。又フオト・リングラフイ技術によつて
形成した電極配線パターンは、下層絶縁膜上に載
設されるので電極配線上面と下層絶縁膜面との間
に急峻な段差が形成される。そのため該下層電極
配線形成面上に化学気相成長させた層間絶縁膜
に、前記段差部に於て不連続部が形成され層間絶
縁膜の絶縁性が低下し易いという問題もあつた。
そして又前記段差部によつて層間絶縁膜上にも凹
凸が形成されるため、該層間絶縁膜上に被着され
る上層配線の品質が低下するという問題もあつ
た。
(d) 発明の目的
本発明は高融点金属シリサイド電極配線を、フ
オト・リングラフイ技術を用いずに高融点金属層
とシリコン層の局所的な固相―固相反応によつて
形成し、且つ該高融点金属シリサイド電極配線を
埋める層間絶縁膜を熱酸化によつて形成する半導
体装置の製造方法を提供するものであり、その目
的とするところは高融点金属シリサイド電極配線
形成工程の簡略化を図り、且つ層間絶縁膜の品質
向上及び平担化を図ることにある。
オト・リングラフイ技術を用いずに高融点金属層
とシリコン層の局所的な固相―固相反応によつて
形成し、且つ該高融点金属シリサイド電極配線を
埋める層間絶縁膜を熱酸化によつて形成する半導
体装置の製造方法を提供するものであり、その目
的とするところは高融点金属シリサイド電極配線
形成工程の簡略化を図り、且つ層間絶縁膜の品質
向上及び平担化を図ることにある。
(e) 発明の構成
即ち本願発明は半導体装置の製造方法に於い
て、基体上に形成されたシリコン層上に高融点金
属層を被着し、配線パターン領域の該高融点金属
層にエネルギ線を照射して該高融点金属層と該シ
リコン層との界面に配線層となる高融点金属のシ
リサイド層を形成し、残つた該高融点金属層を除
去し、該シリコン層を底部まで酸化させ且つ該シ
リサイド層が該基体に接するまで行う熱処理工程
を有し、該シリコン層は、該熱処理工程で形成さ
れた酸化膜の厚さが該シリサイド層の厚さよりも
厚くなるような厚さを有することを特徴とする。
て、基体上に形成されたシリコン層上に高融点金
属層を被着し、配線パターン領域の該高融点金属
層にエネルギ線を照射して該高融点金属層と該シ
リコン層との界面に配線層となる高融点金属のシ
リサイド層を形成し、残つた該高融点金属層を除
去し、該シリコン層を底部まで酸化させ且つ該シ
リサイド層が該基体に接するまで行う熱処理工程
を有し、該シリコン層は、該熱処理工程で形成さ
れた酸化膜の厚さが該シリサイド層の厚さよりも
厚くなるような厚さを有することを特徴とする。
(f) 発明の実施例
以下本発明を一実施例について、第１図乃至第
５図に示す工程断面図を用いて詳細に説明する。
５図に示す工程断面図を用いて詳細に説明する。
なお第１図乃至第５図に於て、同一領域は同一
記号で表わしてある。
記号で表わしてある。
本発明の方法を用いて、例えばMOSトランジ
スタを具備する半導体装置の下層配線及び該下層
配線を埋め込む層間絶縁膜を形成するに際して
は、通常通り例えば第１図に示すように、ｐ型シ
リコン（Si）基板１面がフイールド酸化膜２及び
p+型チヤネル・カツト層３によつて分離表出さ
れた領域にゲート酸化膜４と多結晶Siゲート電極
５からなるシリコン・ゲート及びn+型ドレイン
領域６、n+型ソース領域（図示せず）によつて
構成されるMOSトランジスタ等が形成された
MOSIC基板を用い、先ず通常の熱酸化法により
多結晶Siゲート電極５及びn+型ドレイン領域６等
Siの表出面上に1000〔Å〕程度の厚さの二酸化シ
リコン（SiO2）絶縁膜７を形成し、次いで電極
配線を接続しようとする領域例えばn+型ドレイ
ン領域６上の前記SiO2絶縁膜７に、通常のフオ
ト・エツチング技術を用い電極コンタクト窓８を
形成する。
スタを具備する半導体装置の下層配線及び該下層
配線を埋め込む層間絶縁膜を形成するに際して
は、通常通り例えば第１図に示すように、ｐ型シ
リコン（Si）基板１面がフイールド酸化膜２及び
p+型チヤネル・カツト層３によつて分離表出さ
れた領域にゲート酸化膜４と多結晶Siゲート電極
５からなるシリコン・ゲート及びn+型ドレイン
領域６、n+型ソース領域（図示せず）によつて
構成されるMOSトランジスタ等が形成された
MOSIC基板を用い、先ず通常の熱酸化法により
多結晶Siゲート電極５及びn+型ドレイン領域６等
Siの表出面上に1000〔Å〕程度の厚さの二酸化シ
リコン（SiO2）絶縁膜７を形成し、次いで電極
配線を接続しようとする領域例えばn+型ドレイ
ン領域６上の前記SiO2絶縁膜７に、通常のフオ
ト・エツチング技術を用い電極コンタクト窓８を
形成する。
次いで第２図に示すように、該基板上に例えば
厚さ4000〔Å〕程度のノンドープ・多結晶Si層９
を化学気相成長（CVD）法で形成し、次いで該
多結晶Si層９上に例えば厚さ800〜1000〔Å〕程度
のモリブデン（Mo）層１０を電子ビーム蒸着法
等を用いて形成する。
厚さ4000〔Å〕程度のノンドープ・多結晶Si層９
を化学気相成長（CVD）法で形成し、次いで該
多結晶Si層９上に例えば厚さ800〜1000〔Å〕程度
のモリブデン（Mo）層１０を電子ビーム蒸着法
等を用いて形成する。
次いで第３図に示すように、所望の強度を有す
るエネルギー線、例えば連続波レーザ・ビームＬ
により、MO層１０面を形成しようとする所定の
電極配線パターンに沿つて走査し、該走査領域を
順次例えば550〔℃〕程度の温度に所定の時間選択
的に加熱し、該レーザ・ビームＬ走査領域のMo
層１０と多結晶Si層９との界面に所望の厚さのモ
リブデン・シリサイド（MoSi2）電極配線パター
ン１１を形成させる。
るエネルギー線、例えば連続波レーザ・ビームＬ
により、MO層１０面を形成しようとする所定の
電極配線パターンに沿つて走査し、該走査領域を
順次例えば550〔℃〕程度の温度に所定の時間選択
的に加熱し、該レーザ・ビームＬ走査領域のMo
層１０と多結晶Si層９との界面に所望の厚さのモ
リブデン・シリサイド（MoSi2）電極配線パター
ン１１を形成させる。
なお上記Mo層１０と多結晶Si層９の接触部に
於けるMoSi2の生成反応は550〔℃〕付近から顕著
になるのでレーザ・ビームによる加熱温度は少な
くとも550〔℃〕を越える必要がある。又多結晶Si
層９の融点近傍の温度になるとMoSi2層が粗面に
形成されるので最高加熱温度は1300〔℃〕程度に
抑えることが望ましい。
於けるMoSi2の生成反応は550〔℃〕付近から顕著
になるのでレーザ・ビームによる加熱温度は少な
くとも550〔℃〕を越える必要がある。又多結晶Si
層９の融点近傍の温度になるとMoSi2層が粗面に
形成されるので最高加熱温度は1300〔℃〕程度に
抑えることが望ましい。
一例としてレーザ・ビームに、出力1.5〔Ｗ〕程
度でビーム・スポツト径3.5〔μｍ〕程度の連続波
アルゴン（CW―Ar）レーザを用い、例えば10
〔cm／sec〕程度の速度でレーザ・ビームの走査を
した際、形成されるMoSi2層の厚さは1000〔Å〕
程度である。
度でビーム・スポツト径3.5〔μｍ〕程度の連続波
アルゴン（CW―Ar）レーザを用い、例えば10
〔cm／sec〕程度の速度でレーザ・ビームの走査を
した際、形成されるMoSi2層の厚さは1000〔Å〕
程度である。
従つて更に厚いMoSi2電極配線パターンを希望
する際には複数回の走査が必要であり、その際基
板温度を400〜450〔℃〕程度に昇温せしめること
は有効である。又この際走査速度を遅くしたり、
レーザ出力を増すことにより走査回数を減少せし
めることが可能であるが、この場合前述した理由
によりレーザ照射領域の温度がSiの融点近傍に達
しないよう注意する必要がある。
する際には複数回の走査が必要であり、その際基
板温度を400〜450〔℃〕程度に昇温せしめること
は有効である。又この際走査速度を遅くしたり、
レーザ出力を増すことにより走査回数を減少せし
めることが可能であるが、この場合前述した理由
によりレーザ照射領域の温度がSiの融点近傍に達
しないよう注意する必要がある。
なお上記MoSi2パターン形成に用いるエネルギ
ー線には、上記レーザ・ビーム以外に電子ビーム
或るいはイオン・ビームを用いても良い。
ー線には、上記レーザ・ビーム以外に電子ビーム
或るいはイオン・ビームを用いても良い。
次いで例えばりん酸（H3PO4）に１〔％〕程度
の硝酸（HNO3）を混合してなるMoのエツチン
グ液等を用い、Mo層１０を選択的にエツチング
除去して、第４図に示すようにMoSi2電極配線パ
ターン１１及び多結晶Si層９を表出させる。
の硝酸（HNO3）を混合してなるMoのエツチン
グ液等を用い、Mo層１０を選択的にエツチング
除去して、第４図に示すようにMoSi2電極配線パ
ターン１１及び多結晶Si層９を表出させる。
次いで該基板をウエツト酸素（O2）中で例え
ば900〜1000〔℃〕程度の温度で所望の時間加熱
し、前記多結晶Si層９を底部まで完全に酸化す
る。
ば900〜1000〔℃〕程度の温度で所望の時間加熱
し、前記多結晶Si層９を底部まで完全に酸化す
る。
該熱酸化処理に於いてMoSi2パターンの表面に
は、該MoSi2パターンの下部の多結晶Si層を食つ
て、多結晶Si層の表面と同様な速度でSiO2膜が
成長して行くので、見掛け上MoSi2パターンが
SiO2膜内に埋没して行くかたちになる。
は、該MoSi2パターンの下部の多結晶Si層を食つ
て、多結晶Si層の表面と同様な速度でSiO2膜が
成長して行くので、見掛け上MoSi2パターンが
SiO2膜内に埋没して行くかたちになる。
従つて該熱酸化処理により第５図に示すよう
に、例えば一端部の下面がn+型ドレイン領域６
面に接し、他の部分がSiO2絶縁膜７及びフイー
ルド酸化膜２の上部に引き出され、厚いSiの熱酸
化膜即ちSiO2層間絶縁膜１２に埋め込まれた
MoSi2ドレイン配線１１ａ、図示しない領域で他
の機能領域に接続しフイールド酸化膜２上に引き
出され前記SiO2層間絶縁膜１２に埋め込まれた
MoSi2配線１１ｂ、いずれの機能領域にも接続さ
れておらず、フイールド酸化膜２上に載設され
SiO2層間絶縁膜１２に埋め込まれたMoSi2配線１
１ｃ等が形成される。
に、例えば一端部の下面がn+型ドレイン領域６
面に接し、他の部分がSiO2絶縁膜７及びフイー
ルド酸化膜２の上部に引き出され、厚いSiの熱酸
化膜即ちSiO2層間絶縁膜１２に埋め込まれた
MoSi2ドレイン配線１１ａ、図示しない領域で他
の機能領域に接続しフイールド酸化膜２上に引き
出され前記SiO2層間絶縁膜１２に埋め込まれた
MoSi2配線１１ｂ、いずれの機能領域にも接続さ
れておらず、フイールド酸化膜２上に載設され
SiO2層間絶縁膜１２に埋め込まれたMoSi2配線１
１ｃ等が形成される。
なお形成するMoSi2電極配線パターンの厚さに
対して多結晶Si層の厚さを適切に選ぶことによ
り、上記厚いSiの熱酸化膜即ちSiO2層間絶縁膜
の上面をほぼ平担に形成することができ、上記実
施例の場合に於てもSiO2層間絶縁膜上に形成さ
れる段差は500〔Å〕以内に収まる。
対して多結晶Si層の厚さを適切に選ぶことによ
り、上記厚いSiの熱酸化膜即ちSiO2層間絶縁膜
の上面をほぼ平担に形成することができ、上記実
施例の場合に於てもSiO2層間絶縁膜上に形成さ
れる段差は500〔Å〕以内に収まる。
以後図示しないが通常の方法に従つてSiO2層
間絶縁膜に配線コンタクト窓を形成し、該層間絶
縁膜上にアルミニウム等からなる上層配線を形成
し、表面保護膜の形成等を行つてMoSi2下層配線
を有する半導体装置が完成する。
間絶縁膜に配線コンタクト窓を形成し、該層間絶
縁膜上にアルミニウム等からなる上層配線を形成
し、表面保護膜の形成等を行つてMoSi2下層配線
を有する半導体装置が完成する。
なお上記実施例に於てはMoSi2電極配線がSiO2
からなるフイールド絶縁膜上に載設される場合に
ついて説明したが、本発明の方法はりん珪酸ガラ
ス（PSG）等SiO2以外の絶縁膜上にMoSi2電極
配線を載設する際にも適用できる。
からなるフイールド絶縁膜上に載設される場合に
ついて説明したが、本発明の方法はりん珪酸ガラ
ス（PSG）等SiO2以外の絶縁膜上にMoSi2電極
配線を載設する際にも適用できる。
又本発明はタングステン・シリサイド
（WSi2）、白金シリサイド（PtSi2）等他の高融点
金属シリサイド配線にも適用できる。
（WSi2）、白金シリサイド（PtSi2）等他の高融点
金属シリサイド配線にも適用できる。
更に又高融点金属層下部の基体は単結晶シリコ
ン層であつても良い。
ン層であつても良い。
(g) 発明の効果
以上説明したように本発明によれば、フオト・
リングラフイ技術を用いずに高融点金属シリサイ
ド配線のパターンニングを行うことができるの
で、半導体装置の製造工程が大幅に簡略化され、
且つ製造歩留まりも向上する。
リングラフイ技術を用いずに高融点金属シリサイ
ド配線のパターンニングを行うことができるの
で、半導体装置の製造工程が大幅に簡略化され、
且つ製造歩留まりも向上する。
又本発明によれば、高融点金属シリサイド電極
配線の側部にもSiO2膜が成長し、高融点金属シ
リサイド電極配線形成面上を覆う層間絶縁膜の上
面が平担化されるので、該層間絶縁膜及び上層配
線の品質が確保され、半導体装置の製造歩留まり
及び信頼性が向上する。
配線の側部にもSiO2膜が成長し、高融点金属シ
リサイド電極配線形成面上を覆う層間絶縁膜の上
面が平担化されるので、該層間絶縁膜及び上層配
線の品質が確保され、半導体装置の製造歩留まり
及び信頼性が向上する。
第１図乃至第５図は、本発明の一実施例に於け
る工程断面図である。 図に於て、２はフイールド酸化膜、６はドレイ
ン領域、７は二酸化シリコン絶縁膜、８は電極コ
ンタクト窓、９は多結晶シリコン層、１０はモリ
ブデン層、１１はモリブデン・シリサイド電極配
線パターン、１１ａはモリブデン・シリサイド・
ドレイン配線、１１ｂは図示しない領域で他の機
能領域に接続するモリブデン・シリサイド配線、
１１ｃはいずれの機能領域にも接続していない中
介用のモリブデン・シリサイド配線、１２は厚い
熱酸化膜からなる二酸化シリコン層間絶縁膜を示
す。
る工程断面図である。 図に於て、２はフイールド酸化膜、６はドレイ
ン領域、７は二酸化シリコン絶縁膜、８は電極コ
ンタクト窓、９は多結晶シリコン層、１０はモリ
ブデン層、１１はモリブデン・シリサイド電極配
線パターン、１１ａはモリブデン・シリサイド・
ドレイン配線、１１ｂは図示しない領域で他の機
能領域に接続するモリブデン・シリサイド配線、
１１ｃはいずれの機能領域にも接続していない中
介用のモリブデン・シリサイド配線、１２は厚い
熱酸化膜からなる二酸化シリコン層間絶縁膜を示
す。
Claims (1)
- 【特許請求の範囲】 １ 基体上に形成されたシリコン層上に高融点金
属層を被着し、配線パターン領域の該高融点金属
層にエネルギー線を照射して該高融点金属層と該
シリコン層との界面に配線層となる高融点金属の
シリサイド層を形成し、残つた該高融点金属層を
除去し、該シリコン層を底部まで酸化させ且つ該
シリサイド層が該基体に接するまで行う熱処理工
程を有し、 該シリコン層は、該熱処理工程で形成された酸
化膜の厚さが該シリサイド層の厚さよりも厚くな
るような厚さを有することを特徴とする半導体装
置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210133A JPS59100520A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置の製造方法 |
| US06/554,544 US4551907A (en) | 1982-11-30 | 1983-11-23 | Process for fabricating a semiconductor device |
| DE8383307193T DE3381730D1 (de) | 1982-11-30 | 1983-11-24 | Herstellung von halbleiteranordnungen. |
| EP83307193A EP0113522B1 (en) | 1982-11-30 | 1983-11-24 | The manufacture of semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210133A JPS59100520A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100520A JPS59100520A (ja) | 1984-06-09 |
| JPH024131B2 true JPH024131B2 (ja) | 1990-01-26 |
Family
ID=16584327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57210133A Granted JPS59100520A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4551907A (ja) |
| EP (1) | EP0113522B1 (ja) |
| JP (1) | JPS59100520A (ja) |
| DE (1) | DE3381730D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4521952A (en) * | 1982-12-02 | 1985-06-11 | International Business Machines Corporation | Method of making integrated circuits using metal silicide contacts |
| JPS6063926A (ja) * | 1983-08-31 | 1985-04-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| DE3683679D1 (de) * | 1985-04-26 | 1992-03-12 | Fujitsu Ltd | Verfahren zur herstellung einer kontaktanordnung fuer eine halbleiteranordnung. |
| JPH084078B2 (ja) * | 1985-05-27 | 1996-01-17 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2757927B2 (ja) * | 1990-06-28 | 1998-05-25 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 半導体基板上の隔置されたシリコン領域の相互接続方法 |
| JP2933429B2 (ja) * | 1991-11-06 | 1999-08-16 | キヤノン株式会社 | 液体噴射記録ヘッド用基板、液体噴射記録ヘッドおよび液体噴射記録装置 |
| JP3297784B2 (ja) * | 1994-09-29 | 2002-07-02 | ソニー株式会社 | 拡散層抵抗の形成方法 |
| DE19503641A1 (de) * | 1995-02-06 | 1996-08-08 | Forschungszentrum Juelich Gmbh | Schichtstruktur mit einer Silicid-Schicht, sowie Verfahren zur Herstellung einer solchen Schichtstruktur |
| DE19600780B4 (de) * | 1996-01-11 | 2006-04-13 | Micronas Gmbh | Verfahren zum Kontaktieren von Bereichen mit verschiedener Dotierung in einem Halbleiterbauelement und Halbleiterbauelement |
| US6143613A (en) * | 1997-06-30 | 2000-11-07 | Vlsi Technology, Inc. | Selective exclusion of silicide formation to make polysilicon resistors |
| TW331033B (en) * | 1997-08-16 | 1998-05-01 | Winbond Electronics Corp | Static random access memory self-aligned load structure and producing method |
| US6518176B2 (en) | 1998-06-05 | 2003-02-11 | Ted Guo | Method of selective formation of a barrier layer for a contact level via |
| DE19919110C2 (de) | 1999-04-27 | 2002-06-27 | Infineon Technologies Ag | Verfahren zum Strukturieren einer Metall- oder Metallsilizidschicht sowie ein mit diesem Verfahren hergestellter Kondensator |
| DE10207130B4 (de) | 2002-02-20 | 2007-09-27 | Infineon Technologies Ag | Verfahren zur Herstellung eines Bauelements sowie Bauelement mit einer Edelmetallschicht, einer Edelmetallsilizidschicht und einer oxidierten Silizidschicht |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3777364A (en) * | 1972-07-31 | 1973-12-11 | Fairchild Camera Instr Co | Methods for forming metal/metal silicide semiconductor device interconnect system |
| US4180596A (en) * | 1977-06-30 | 1979-12-25 | International Business Machines Corporation | Method for providing a metal silicide layer on a substrate |
| US4332839A (en) * | 1978-12-29 | 1982-06-01 | Bell Telephone Laboratories, Incorporated | Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide |
| GB2061615A (en) * | 1979-10-25 | 1981-05-13 | Gen Electric | Composite conductors for integrated circuits |
| JPS56158454A (en) * | 1980-05-12 | 1981-12-07 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| US4285761A (en) * | 1980-06-30 | 1981-08-25 | International Business Machines Corporation | Process for selectively forming refractory metal silicide layers on semiconductor devices |
| JPS5745967A (en) * | 1980-09-04 | 1982-03-16 | Toshiba Corp | Semiconductor device |
| IE52791B1 (en) * | 1980-11-05 | 1988-03-02 | Fujitsu Ltd | Semiconductor devices |
-
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