JPS59100520A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS59100520A
JPS59100520A JP57210133A JP21013382A JPS59100520A JP S59100520 A JPS59100520 A JP S59100520A JP 57210133 A JP57210133 A JP 57210133A JP 21013382 A JP21013382 A JP 21013382A JP S59100520 A JPS59100520 A JP S59100520A
Authority
JP
Japan
Prior art keywords
layer
melting point
high melting
point metal
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP57210133A
Other languages
English (en)
Other versions
JPH024131B2 (ja
Inventor
Ryoichi Mukai
良一 向井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP57210133A priority Critical patent/JPS59100520A/ja
Priority to US06/554,544 priority patent/US4551907A/en
Priority to DE8383307193T priority patent/DE3381730D1/de
Priority to EP83307193A priority patent/EP0113522B1/en
Publication of JPS59100520A publication Critical patent/JPS59100520A/ja
Publication of JPH024131B2 publication Critical patent/JPH024131B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明は半導体装置の製造方法に係シ、特に半導体装置
に於ける高融点金属シリサイド電極配線及び該電極配線
を埋め込む絶縁膜の形成方法に関する。
（ｂ）　　技術の背景 モリブデン・シリサイド（ＭｏＳｉｚ）等の高融点金属
シリサイドは、耐熱性に優れ且つ低い抵抗率を有するの
で、多層構造の半導体装置に於ける下層電極配線に良く
用いられる。
（ｃ）従来技術と問題点 従来多層構造の半導体装置の製造方法に於て、高融点金
属シリサイド下層電極配線例えばＭｏＳｉｚ下層電極配
線は、同時スパッタ法等によって形成したＭｏＳｉ２膜
をフォト・リソグラフィ技術によってパターンニングす
ることによ多形成され、又該ＭｏＳｉｚ下層電極配線を
埋め込む眉間絶縁膜は、該配線形成面上にシん珪酸ガラ
ス（ＰＳＧ）等の絶縁膜を化学気相成長させることによ
って形成していた。
そのため従来方法に於ては、Ｍｏ　Ｓ　ｉ、電極配線の
パターンニング工程が複雑であシ、且つパターンニング
に際して異方性を有するリアクティブ・イオンエツチン
グ法が用いられるためイオン衝撃のダメージによって素
子特性が損われるという問題があった。又７オト・リソ
グラフィ技術によって形成した電極配線パターンは、下
層絶縁膜上に載設されるので電極配線上面と下層絶縁膜
面との間に急峻な段差が形成される。そのため該下層電
極配線形成面上に化学気相成長させた層間絶縁膜に、前
記段差部に於て不連続部が形成され眉間絶縁膜の絶縁性
が低下し易いという問題もあった。そして又前記段差部
によって層間絶縁膜上にも凹凸が形成されるため、該層
間絶縁膜上に被着される上層配線の品質が低下するとい
う問題もあった。
（ｄ）　　発明の目的 本発明は高融点金属シリサイド電極配線を、フォト・リ
ングラフィ技術を用いずに高融点金ＷｂＭ３ｔとシリコ
ン層の局所的な固相−固相反応によって形成し、且つ該
高融点金属シリサイド電極配線を埋める層間絶Ｒ膜を熱
酸化によって形成する半導体装置の製造方法を提供する
ものであシ、その目的とするところは高融点金属シリサ
イド電極配線形成工程の簡略化を図シ、且つ層間絶縁膜
の品質向上及び平担化を図ることにある。
（ｅ）　　発明の構成 即ち本発明は半導体装置の製造方法に於て、シリコン層
上に高融点金属層を形成し、該高融点金属層にエネルギ
ー線を照射して該高融点金属層とシリコン層の界面に高
融点金属のシリサイド層を選択的に形成した後、残った
高融点金属層を除去し、該シリコン層を酸化する工程を
有することを特徴とする。
（ｆ）　　発明の実施例 以下本発明を一実施例について、第１図乃至第５図に示
す工程断面図を用いて詳細に説明する。
なお第１図乃至第５図に於て、同一領域は同一記号で表
わしである。
本発明の方法を用いて、例えばＭＯＳ）ランジスタを具
備する半導体装置の下層配線及び該下層配線を埋め込む
眉間絶縁膜を形成するに際しては、通常通シ例えば第１
図に示すように、ｐ型シリコン（Ｓｔ）基板１面がフィ
ールド酸化膜２及びｐ＋型チャネル・カット層３によっ
て分離表出された領域にゲート酸化膜４と多結晶Ｓｉゲ
ート電極５からなるシリコン・ゲート及びｎ＋ｆｆｉド
レイン領域６゜ｎ＋型ンース領域（図示せず）によって
構成されるＭＯＳ）ランジスタ等が形成されたＭＯ８Ｉ
Ｃ基板を用い、先ず通常の熱酸化法によシ多結晶Ｓｉゲ
ート電極５及びｎ生型ドレイン領域６等Ｓｔの表出面上
に１０００１：＾〕〕程度厚さの二酸化シリコン（Ｓｉ
０２）絶縁膜７を形成し、次いで電極配線を接続しよう
とする領域例えば１型ドレイン領域６上の前記ＳｉＯ２
絶縁膜７に、通常のフォト−エツチング技術を用い電極
コンタクト窓８を形成する。
次いで第２図に示すように、該基板上に例えば厚さ４０
００〔穴〕程度のノンドープ・多結晶Ｓｔ層９を化学気
相成長（ＣＶＤ）法で形成し、次いで該多結晶８１層９
上に例えば厚さ８００〜１０００〔久〕程度のモリブデ
ン（Ｍｏ）層１０を電子ビーム蒸着法等を用いて形成す
る。
次いで第３図に示すように、所望の強度を有するエネル
ギー線、例えば連続波レーザービームＬによＪ、Ｍｏ層
１０面を、形成しようとする所定の電極配線パターンに
沿って走査し、該走査領域を順次例えば５５０（℃、１
程度の温度に所定の時間選択的に加熱し、該レーザ・ビ
ームＬ走査領域のＭ。
層１０と多結晶Ｓｔ層９との界面に所望の厚さのモリブ
デン・シリサイド（ＭｏＳｉ２）電極配線パターン１１
を形成させる。
なお上記Ｎｏ層１０と多結晶Ｓｔ層９の接触部に於ける
Ｍｏ５ｉｔの生成反応は５５ｏ〔℃〕付近から顕著にな
るのでレーザ・ビームによる加熱温度は少なくとも５５
０［：℃：］を越える必要がある。又多結晶Ｓｉ層９の
融点近傍の温度になるとＭｏＳｉ２層が粗面に形成され
るので最高加熱温度は１３００〔℃〕〕程度抑えること
が望ましい。
−例としてレーザ・ビームに、出力１．５　ＣＷＥｌｆ
Ｍ度でビーム・スポット径３．５〔μｍ〕程度の連続波
アルゴン（ＣＷ　−Ａｒ　）レーザを用い、例えば１０
（Ｃｍ／％〕程度の速度でレーザ・ビームの走査をした
際、形成されるＭｏＳｉ２層の厚さは１ｏｏｏ（Ｘ）程
度である。
従って更に厚いＭｏ５ｔ２電極配線パターンを希望する
際には複数回の走査が必要でちゃ、その際基板温度を４
００〜４５０［：°Ｃ）程度に昇温せしめることは有効
である。又この際走査速度を遅くしたシ、レーザ出力を
増すことによシ走査回数を減少せしめることが可能であ
るが、この場合前述した理由によりレーザ照射領域の温
度がＳｔの融点近傍に達しないよう注意する必要がある
。
なお上記ＭｏＳｉ２パターン形成に用いるエネルギー線
には、上記レーザ・ビーム以外に電子ビーム成るいはイ
オン・ビームを用いても良い。
次いで例えばりん酸（Ｈ３ＰＯ４）に１〔チ〕程度の硝
酸（ＨＮ　Ｏｓ）を混合してなるＭｏのエツチング液等
を用い、ＭＯ層１０を選択的にエツチング除去して、第
４図に示すようにＭｏ５ｔ２電極配線パターン１１及び
多結晶Ｓｔ層９を表出させる。
次いで該基板をウェット酸素（０２）中で例えば９００
−１．０００［’Ｃ）程度の温度で所望の時間加熱し、
前記多結晶Ｓｔ層９を底部まで完全に酸化する０ 該熱酸化処理に於いてＭｏ５ｔ、パターンの表面には、
該ＭｏＳｉ２パターンの下部の多結晶Ｓｉ層を食って、
多結晶Ｓｉ層の表面と同様な速度でＳｉｎ。
膜が成長して行くので、見掛は上Ｍｏ５Ｌ２パターンが
８１０．膜内に埋没して行くかたちになる。
従って該熱酸化処理により第５図に示すように、例えば
一端部の下面がｎ＋型トドレイン領域６面接し、他の部
分がＳｉｎ、絶縁膜７及びフィールド酸化膜２の上部に
引き出され、厚いＳｉＯ熱酸化膜即ちＳｉ０２層間絶縁
膜１２に埋め込まれたＭｏＳｉ２ドレイン配線１１ａ１
図示しない領域で他の機能領域に接続しフィールド酸化
膜２上に引き出され前記Ｓｉｎ、層間絶縁膜１２に埋め
込まれたＭｏＳｉ２配線１１ｂ１いずれの機能領域にも
接続されておらず、フィールド酸化膜２上に載設されＳ
ｉｎ１層間絶縁膜１２に埋め込まれたＭｏＳｉ２配線１
１ｃ等が形成される。
なお形成するＭｏＳｉ２電極配線パターンの厚さに対し
て多結晶Ｓｔ層の厚さを適切に選ぶことによシ、上記厚
いＳｔの熱酸化膜即ちＳ　ｉ０２層間絶縁膜の上面をほ
ぼ平担に形成することができ、上記実施例の場合に於て
も８１０２層間絶縁膜上に形成される段差は５００［：
Ａ：］以内に収まる。
以後図示しないが通常の方法に従ってＳｉｎ２層間絶縁
膜に配線コンタクト窓を形成し、該眉間絶縁膜上にアル
ミニウム等からなる上層配線を形成し、表面保獲膜の形
成等を行ってＭｏＳｉ２下層配線を有する半導体装置が
完成する。
なお上記実施例に於てはＭｏ５ｔ２電極配線がＳｉｎ、
からなるフィールド絶Ｒ膜上に載設される場合について
説明したが、本発明の方法はシん珪酸ガラス（ＰＳＧ）
等Ｓ　ｉｏ２以外の絶縁膜上にＭｏＳｉ２電極配線を載
設する際にも適用できる。
又本発明はタングステン・シリサイド（ＷＳｉ２）＋白
金シリサイド’、ＰｔＳｉ、）等信の高融点金属クリサ
イド配線にも適用できる。
更に又高融点金属層下部の基体は単結晶シリコン層であ
っても良い。
ω）発明の詳細 な説明したように本発明によれば、７オ）−リソグラフ
ィ技術を用いずに高融点金属シリサイド配線のパターン
ニングを行うことができるので、半導体装置の製造工程
が大幅に簡略化され、且つ製造歩留まシも向上する。
又本発明によれば、高融点金属シリサイド電極配線の側
部にもＳｔＯ，膜が成長し、高融点金属シリサイド電極
配線形成面上を覆う層間絶縁膜の上面が平担化されるの
で、該層間絶縁膜及び上層配線の品質が確保され、半導
体装置の製造歩留まシ及び信頼性が向上する。
【図面の簡単な説明】
第１図乃至第５図は、本発明の一実施例に於ける工程断
面図である。 図に於て、２はフィールド酸化膜、６はドレイン領域、
７は二酸化シリコン絶縁膜、８は電極コンタクト窓、９
は多結晶シリコン層、１０はモリブデン層、工ｌはモリ
ブデン・シリサイド電極配線パターン、１１ａけモリブ
デン・シリサイド・ドレイン配線、１１ｂは図示しない
領域で他の機能領域に接続するモリブデン・シリサイド
配線、ｌｉｅはいずれの機能領域にも接続していない中
介用のモリブデン・シリサイド配線、１２は厚い熱酸化
膜からなる二酸化シリコン層間絶縁膜を示す。

Claims (1)

    【特許請求の範囲】
  1. シリコン層上に高融点金属層を形成し、該高融点金属層
    にエネルギー線を照射して該高融点金属層とシリコン層
    の界面に高融点金属のシリサイド層を選択的に形成した
    後、残った高融点金属層を除去し、該シリコン層を酸化
    する工程を有することを特徴とする半導体装置の製造方
    法。
JP57210133A 1982-11-30 1982-11-30 半導体装置の製造方法 Granted JPS59100520A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP57210133A JPS59100520A (ja) 1982-11-30 1982-11-30 半導体装置の製造方法
US06/554,544 US4551907A (en) 1982-11-30 1983-11-23 Process for fabricating a semiconductor device
DE8383307193T DE3381730D1 (de) 1982-11-30 1983-11-24 Herstellung von halbleiteranordnungen.
EP83307193A EP0113522B1 (en) 1982-11-30 1983-11-24 The manufacture of semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57210133A JPS59100520A (ja) 1982-11-30 1982-11-30 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS59100520A true JPS59100520A (ja) 1984-06-09
JPH024131B2 JPH024131B2 (ja) 1990-01-26

Family

ID=16584327

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57210133A Granted JPS59100520A (ja) 1982-11-30 1982-11-30 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US4551907A (ja)
EP (1) EP0113522B1 (ja)
JP (1) JPS59100520A (ja)
DE (1) DE3381730D1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61271827A (ja) * 1985-05-27 1986-12-02 Fujitsu Ltd 半導体装置の製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4521952A (en) * 1982-12-02 1985-06-11 International Business Machines Corporation Method of making integrated circuits using metal silicide contacts
JPS6063926A (ja) * 1983-08-31 1985-04-12 Fujitsu Ltd 半導体装置の製造方法
EP0201250B1 (en) * 1985-04-26 1992-01-29 Fujitsu Limited Process for making a contact arrangement for a semiconductor device
JP2757927B2 (ja) * 1990-06-28 1998-05-25 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体基板上の隔置されたシリコン領域の相互接続方法
JP2933429B2 (ja) * 1991-11-06 1999-08-16 キヤノン株式会社 液体噴射記録ヘッド用基板、液体噴射記録ヘッドおよび液体噴射記録装置
JP3297784B2 (ja) * 1994-09-29 2002-07-02 ソニー株式会社 拡散層抵抗の形成方法
DE19503641A1 (de) * 1995-02-06 1996-08-08 Forschungszentrum Juelich Gmbh Schichtstruktur mit einer Silicid-Schicht, sowie Verfahren zur Herstellung einer solchen Schichtstruktur
DE19600780B4 (de) * 1996-01-11 2006-04-13 Micronas Gmbh Verfahren zum Kontaktieren von Bereichen mit verschiedener Dotierung in einem Halbleiterbauelement und Halbleiterbauelement
US6143613A (en) * 1997-06-30 2000-11-07 Vlsi Technology, Inc. Selective exclusion of silicide formation to make polysilicon resistors
TW331033B (en) * 1997-08-16 1998-05-01 Winbond Electronics Corp Static random access memory self-aligned load structure and producing method
US6518176B2 (en) 1998-06-05 2003-02-11 Ted Guo Method of selective formation of a barrier layer for a contact level via
DE19919110C2 (de) 1999-04-27 2002-06-27 Infineon Technologies Ag Verfahren zum Strukturieren einer Metall- oder Metallsilizidschicht sowie ein mit diesem Verfahren hergestellter Kondensator
DE10207130B4 (de) 2002-02-20 2007-09-27 Infineon Technologies Ag Verfahren zur Herstellung eines Bauelements sowie Bauelement mit einer Edelmetallschicht, einer Edelmetallsilizidschicht und einer oxidierten Silizidschicht

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56158454A (en) * 1980-05-12 1981-12-07 Mitsubishi Electric Corp Manufacture of semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3777364A (en) * 1972-07-31 1973-12-11 Fairchild Camera Instr Co Methods for forming metal/metal silicide semiconductor device interconnect system
US4180596A (en) * 1977-06-30 1979-12-25 International Business Machines Corporation Method for providing a metal silicide layer on a substrate
US4332839A (en) * 1978-12-29 1982-06-01 Bell Telephone Laboratories, Incorporated Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide
GB2061615A (en) * 1979-10-25 1981-05-13 Gen Electric Composite conductors for integrated circuits
US4285761A (en) * 1980-06-30 1981-08-25 International Business Machines Corporation Process for selectively forming refractory metal silicide layers on semiconductor devices
JPS5745967A (en) * 1980-09-04 1982-03-16 Toshiba Corp Semiconductor device
IE52791B1 (en) * 1980-11-05 1988-03-02 Fujitsu Ltd Semiconductor devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56158454A (en) * 1980-05-12 1981-12-07 Mitsubishi Electric Corp Manufacture of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61271827A (ja) * 1985-05-27 1986-12-02 Fujitsu Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
EP0113522A2 (en) 1984-07-18
EP0113522B1 (en) 1990-07-11
DE3381730D1 (de) 1990-08-16
EP0113522A3 (en) 1987-01-28
US4551907A (en) 1985-11-12
JPH024131B2 (ja) 1990-01-26

Similar Documents

Publication Publication Date Title
US4392150A (en) MOS Integrated circuit having refractory metal or metal silicide interconnect layer
JPS59100520A (ja) 半導体装置の製造方法
JPS6152584B2 (ja)
JP3082688B2 (ja) 配線形成法
JP3149739B2 (ja) 多層配線形成法
JPH02246267A (ja) 半導体装置の製造方法
JP3138841B2 (ja) Ｍｉｓ電界効果半導体装置の製造方法
JP2939819B2 (ja) 薄膜トランジスタの製造方法
JPS58175844A (ja) 半導体装置の製造方法
JPH05211151A (ja) 半導体素子用基板及び半導体素子の製造方法
JPS6218719A (ja) 半導体装置の製造方法
JPS58142573A (ja) 半導体集積回路およびその製造方法
JPS61110462A (ja) 半導体装置およびその製造方法
JPH0547921A (ja) 半導体装置の製造方法
JPH11317529A (ja) 薄膜トランジスタの製造方法
JPH035656B2 (ja)
JP3303545B2 (ja) 半導体装置の製法
JPH0666312B2 (ja) 半導体装置の製造方法
JPH0748494B2 (ja) 半導体装置の製造方法
JPH0582788A (ja) 薄膜トランジスタの製造方法
JPH08236475A (ja) コンタクト窓の形成方法
JPS6080275A (ja) 半導体装置の製造方法
JPH0817909A (ja) 半導体装置の製造方法
JPS61114514A (ja) 半導体装置の製造方法
JPH061803B2 (ja) 半導体集積回路の製造方法