JPH0817909A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0817909A JPH0817909A JP14622494A JP14622494A JPH0817909A JP H0817909 A JPH0817909 A JP H0817909A JP 14622494 A JP14622494 A JP 14622494A JP 14622494 A JP14622494 A JP 14622494A JP H0817909 A JPH0817909 A JP H0817909A
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- trench
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- semiconductor
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Abstract
(57)【要約】
【目的】 トレンチ溝を形成したウェハー表面を完全に
平坦化する。 【構成】 半導体基板１上に形成された酸化膜２上に開
口部を有するレジストマスクを形成し、該開口部からエ
ッチングしてトレンチ溝を形成し、該トレンチ溝内に表
出する半導体基板面を酸化して酸化膜６を形成する第１
工程と、全面にポリシリコン７を成長した後、エッチバ
ックにより、該ポリシリコンを溝内部までエッチング
し、ポリシリコン上部を酸化し、トレンチ上部酸化膜８
を形成する第２工程と、該半導体基板にシラノールから
なる液体を被覆し、熱処理を施し、半導体表面が露出す
るまで半導体基板表面の平坦化を行なう第３工程と、を
有する製造方法。第２工程を有せず、第３工程で半導体
基板１のトレンチ溝内に充填され且つ基板面を覆うよう
にシラノールからなる液体を被覆する製造方法。
平坦化する。 【構成】 半導体基板１上に形成された酸化膜２上に開
口部を有するレジストマスクを形成し、該開口部からエ
ッチングしてトレンチ溝を形成し、該トレンチ溝内に表
出する半導体基板面を酸化して酸化膜６を形成する第１
工程と、全面にポリシリコン７を成長した後、エッチバ
ックにより、該ポリシリコンを溝内部までエッチング
し、ポリシリコン上部を酸化し、トレンチ上部酸化膜８
を形成する第２工程と、該半導体基板にシラノールから
なる液体を被覆し、熱処理を施し、半導体表面が露出す
るまで半導体基板表面の平坦化を行なう第３工程と、を
有する製造方法。第２工程を有せず、第３工程で半導体
基板１のトレンチ溝内に充填され且つ基板面を覆うよう
にシラノールからなる液体を被覆する製造方法。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特に素子間分離を行なうトレンチアイソレーショ
ン技術を用いた半導体装置の製造方法に関する。
係り、特に素子間分離を行なうトレンチアイソレーショ
ン技術を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】図１１〜図１４はトレンチアイソレーシ
ョンの工程の従来例を説明するための断面図であり、１
は半導体基板、２はフィールド酸化膜、３はレジストマ
スク、４は選択酸化用パッド酸化膜、５は酸化防止膜、
６は酸化膜、７はポリシリコン埋込層、８はトレンチ上
部に形成された酸化膜を示す。
ョンの工程の従来例を説明するための断面図であり、１
は半導体基板、２はフィールド酸化膜、３はレジストマ
スク、４は選択酸化用パッド酸化膜、５は酸化防止膜、
６は酸化膜、７はポリシリコン埋込層、８はトレンチ上
部に形成された酸化膜を示す。
【０００３】まず、半導体基板１上にフィールド酸化膜
２を形成する。このとき、アクティブ領域を形成するた
めの部分に、選択酸化用パッド酸化膜４、酸化防止膜５
を形成する。さらに、トレンチ溝を形成するために、通
常のレジストパターニングにより、開口部を有するレジ
ストパターン３を形成する（図１１）。
２を形成する。このとき、アクティブ領域を形成するた
めの部分に、選択酸化用パッド酸化膜４、酸化防止膜５
を形成する。さらに、トレンチ溝を形成するために、通
常のレジストパターニングにより、開口部を有するレジ
ストパターン３を形成する（図１１）。
【０００４】上記開口部よりフィールド酸化膜２及び半
導体基板１をエッチング除去して、トレンチ溝を形成
し、レジストパターン３を除去した後にトレンチ溝内に
露出する半導体基板の表面を酸化して、酸化膜６を形成
する（図１２）。
導体基板１をエッチング除去して、トレンチ溝を形成
し、レジストパターン３を除去した後にトレンチ溝内に
露出する半導体基板の表面を酸化して、酸化膜６を形成
する（図１２）。
【０００５】全面にポリシリコンを成長した後にエッチ
バックを行ない、トレンチ溝内にポリシリコン層７を形
成する。このとき、酸化防止膜５上のポリシリコンが完
全に除去されるまで、エッチバックを行なう（図１
３）。
バックを行ない、トレンチ溝内にポリシリコン層７を形
成する。このとき、酸化防止膜５上のポリシリコンが完
全に除去されるまで、エッチバックを行なう（図１
３）。
【０００６】ポリシリコン層７を選択酸化し、ポリシリ
コン層７の上部酸化膜８を形成する。その後酸化防止膜
５を除去する（図１４）。
コン層７の上部酸化膜８を形成する。その後酸化防止膜
５を除去する（図１４）。
【０００７】このようにして、トレンチアイソレーショ
ンが完成する。ここで、トレンチ上部酸化膜８とフィー
ルド酸化膜２は、連続する酸化膜とならず、そこに必ず
段差が生じている。
ンが完成する。ここで、トレンチ上部酸化膜８とフィー
ルド酸化膜２は、連続する酸化膜とならず、そこに必ず
段差が生じている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来例では、ポリシリコンの埋め込み、さらに、そのポリ
シリコンを酸化して形成されたトレンチ上部に形成され
た酸化膜表面とフィールド酸化膜表面とに段差が形成さ
れるため次のような課題があった。 トレンチ溝上部に形成される段差により、後工程で
のレジストパターニング、エッチングにおいて、配線の
断線、短絡の問題が生じる。 により、ＩＣの歩留りの著しい低下が生じる。 フィールド酸化膜で形成される、フィールド領域と
アクティブ領域との段差により、その両者の上に形成さ
れるレジスト膜厚が異なることにより、フィールド領域
上のレジストパターンの線巾と、アクティブ領域上のレ
ジストパターンの線巾が、同一線巾とならなくなるた
め、加工寸法精度の制御がしにくい。
来例では、ポリシリコンの埋め込み、さらに、そのポリ
シリコンを酸化して形成されたトレンチ上部に形成され
た酸化膜表面とフィールド酸化膜表面とに段差が形成さ
れるため次のような課題があった。 トレンチ溝上部に形成される段差により、後工程で
のレジストパターニング、エッチングにおいて、配線の
断線、短絡の問題が生じる。 により、ＩＣの歩留りの著しい低下が生じる。 フィールド酸化膜で形成される、フィールド領域と
アクティブ領域との段差により、その両者の上に形成さ
れるレジスト膜厚が異なることにより、フィールド領域
上のレジストパターンの線巾と、アクティブ領域上のレ
ジストパターンの線巾が、同一線巾とならなくなるた
め、加工寸法精度の制御がしにくい。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成された酸化膜上に開口部
を有するレジストマスクを形成し、該開口部から該酸化
膜及び該半導体基板をエッチングしてトレンチ溝を形成
する工程と、該トレンチ溝内に表出する半導体基板面を
酸化して酸化膜を形成し、続いて、全面に非単結晶半導
体を堆積した後、エッチバックにより、該非単結晶半導
体を溝内部までエッチングし、さらに、非単結晶半導体
上部を酸化し、トレンチ上部酸化膜を形成する工程と、
該半導体基板にシラノールからなる液体を被覆し、熱処
理を施し、続いて、半導体表面が露出するまで、半導体
基板表面の平坦化を行なう工程と、を有することを特徴
とする。
造方法は、半導体基板上に形成された酸化膜上に開口部
を有するレジストマスクを形成し、該開口部から該酸化
膜及び該半導体基板をエッチングしてトレンチ溝を形成
する工程と、該トレンチ溝内に表出する半導体基板面を
酸化して酸化膜を形成し、続いて、全面に非単結晶半導
体を堆積した後、エッチバックにより、該非単結晶半導
体を溝内部までエッチングし、さらに、非単結晶半導体
上部を酸化し、トレンチ上部酸化膜を形成する工程と、
該半導体基板にシラノールからなる液体を被覆し、熱処
理を施し、続いて、半導体表面が露出するまで、半導体
基板表面の平坦化を行なう工程と、を有することを特徴
とする。
【００１０】また、本発明の半導体装置の製造方法は、
半導体基板上に形成された酸化膜上に開口部を有するレ
ジストマスクを形成し、該開口部から該酸化膜及び該半
導体基板をエッチングしてトレンチ溝を形成する工程
と、該トレンチ溝内に表出する半導体基板面を酸化して
酸化膜を形成し、次に、該トレンチ溝内に充填され且つ
半導体基板表面を覆うようにシラノールからなる液体を
被覆し、熱処理を施す工程と、半導体表面が露出するま
で、半導体基板表面の平坦化を行なう工程と、を有する
ことを特徴とする。
半導体基板上に形成された酸化膜上に開口部を有するレ
ジストマスクを形成し、該開口部から該酸化膜及び該半
導体基板をエッチングしてトレンチ溝を形成する工程
と、該トレンチ溝内に表出する半導体基板面を酸化して
酸化膜を形成し、次に、該トレンチ溝内に充填され且つ
半導体基板表面を覆うようにシラノールからなる液体を
被覆し、熱処理を施す工程と、半導体表面が露出するま
で、半導体基板表面の平坦化を行なう工程と、を有する
ことを特徴とする。
【００１１】
【作用】本発明は、トレンチ溝を形成後、トレンチ溝内
の一部または、全部をシラノールからなる液体でコーテ
ィングし、それを熱処理することにより、トレンチ内部
の埋め込み物質と酸化膜とを、同一膜質とし、後に行な
うエッチバックを容易にすることにより、トレンチ溝を
形成した半導体基板表面を完全に平坦化可能にしたもの
である。
の一部または、全部をシラノールからなる液体でコーテ
ィングし、それを熱処理することにより、トレンチ内部
の埋め込み物質と酸化膜とを、同一膜質とし、後に行な
うエッチバックを容易にすることにより、トレンチ溝を
形成した半導体基板表面を完全に平坦化可能にしたもの
である。
【００１２】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【００１３】図１〜図６は本発明の半導体装置の製造方
法の第１実施例の製造工程を示す断面図である。なお、
図１１〜図１４に示した各構成部材と同一構成部材につ
いては同一符号を付するものとする。
法の第１実施例の製造工程を示す断面図である。なお、
図１１〜図１４に示した各構成部材と同一構成部材につ
いては同一符号を付するものとする。
【００１４】まず、シリコン基板１にパッド酸化膜４を
形成し、さらにＳｉＮ膜５をＬＰ−ＣＶＤ法により堆積
する。パッド酸化膜４の厚さは、２００〜５００オング
ストローム、ＳｉＮ膜５の厚さは、１０００〜２０００
オングストロームである。次に通常のホトリソプロセス
により、ＳｉＮ膜５をパターニングし、ＳｉＮ膜５をマ
スクとして酸化する。すなわち、通常のフィールド酸化
を行なう。フィールド酸化膜２の厚さは、５０００〜６
０００オングストロームである。次にレジスト３を形成
し、トレンチ溝が形成されるべき部分にレジストパター
ニングを行なう（図１）。
形成し、さらにＳｉＮ膜５をＬＰ−ＣＶＤ法により堆積
する。パッド酸化膜４の厚さは、２００〜５００オング
ストローム、ＳｉＮ膜５の厚さは、１０００〜２０００
オングストロームである。次に通常のホトリソプロセス
により、ＳｉＮ膜５をパターニングし、ＳｉＮ膜５をマ
スクとして酸化する。すなわち、通常のフィールド酸化
を行なう。フィールド酸化膜２の厚さは、５０００〜６
０００オングストロームである。次にレジスト３を形成
し、トレンチ溝が形成されるべき部分にレジストパター
ニングを行なう（図１）。
【００１５】次にドライエッチングにより、フィールド
酸化膜２および基板１をエッチングし、トレンチ溝を形
成する。次いで、レジスト３を除去し、トレンチ溝内の
シリコン基板表面を熱酸化して、厚さ５００〜３０００
オングストロームの酸化膜６を形成する（図２）。
酸化膜２および基板１をエッチングし、トレンチ溝を形
成する。次いで、レジスト３を除去し、トレンチ溝内の
シリコン基板表面を熱酸化して、厚さ５００〜３０００
オングストロームの酸化膜６を形成する（図２）。
【００１６】次に、ＬＰ−ＣＶＤ法により、非単結晶半
導体たるポリシリコン７をトレンチ溝に埋め込む。この
ときのポリシリコン７の膜厚は、トレンチ溝の巾の１．
５倍以上の膜厚である。本実施例においては、トレンチ
溝が０．８〜１．０μｍであったため、ポリシリコン７
の膜厚は、１．２〜１．５μｍであった。
導体たるポリシリコン７をトレンチ溝に埋め込む。この
ときのポリシリコン７の膜厚は、トレンチ溝の巾の１．
５倍以上の膜厚である。本実施例においては、トレンチ
溝が０．８〜１．０μｍであったため、ポリシリコン７
の膜厚は、１．２〜１．５μｍであった。
【００１７】次に、レジストコートし、ポリシリコンと
レジストとが同一エッチングレートとなる条件にて、エ
ッチバックを行なう。ここでエッチバックの終点は、Ｓ
ｉＮ膜５内のＮのプラズマの発光強度を検出した時点と
した（図３）。
レジストとが同一エッチングレートとなる条件にて、エ
ッチバックを行なう。ここでエッチバックの終点は、Ｓ
ｉＮ膜５内のＮのプラズマの発光強度を検出した時点と
した（図３）。
【００１８】次に、ポリシリコン層７を選択的に熱酸化
し、トレンチ上部に５０００〜７０００オングストロー
ムの酸化膜８を形成する。このとき、ＳｉＮ膜５上は、
酸化されないが、フィールド酸化膜２上の酸化膜厚は、
増加している（図４）。
し、トレンチ上部に５０００〜７０００オングストロー
ムの酸化膜８を形成する。このとき、ＳｉＮ膜５上は、
酸化されないが、フィールド酸化膜２上の酸化膜厚は、
増加している（図４）。
【００１９】次にシラノールからなる平坦化材料を基板
にスピンコートする。コーティングする膜厚は、５００
〜２０００オングストロームであった。次に、８５０〜
１０００℃のＮ2 雰囲気にて、アニールする（図５）。
にスピンコートする。コーティングする膜厚は、５００
〜２０００オングストロームであった。次に、８５０〜
１０００℃のＮ2 雰囲気にて、アニールする（図５）。
【００２０】次にウェットエッチングにて、アクティブ
領域が露出するまでシラノールから形成された酸化膜９
とフィールド酸化膜２をエッチングする。ここで酸化膜
９とフィールド酸化膜２の膜質は、ほぼ等しく、同等の
エッチングレートが得られた。このときエッチング終点
は、スクライブ破水による確認が可能である（図６）。
領域が露出するまでシラノールから形成された酸化膜９
とフィールド酸化膜２をエッチングする。ここで酸化膜
９とフィールド酸化膜２の膜質は、ほぼ等しく、同等の
エッチングレートが得られた。このときエッチング終点
は、スクライブ破水による確認が可能である（図６）。
【００２１】このようにして、トレンチ溝の上部には、
ポリシリコンを酸化した酸化膜８とフィールド酸化膜２
がほぼ半分除去された面が形成される。
ポリシリコンを酸化した酸化膜８とフィールド酸化膜２
がほぼ半分除去された面が形成される。
【００２２】その後、トレンチ間の素子領域に、例えば
コレクタ、ベース、エミッタが形成され、集積回路が作
り込まれた。
コレクタ、ベース、エミッタが形成され、集積回路が作
り込まれた。
【００２３】次に本発明の第２実施例について説明す
る。図７〜図１０は本発明の半導体装置の製造方法の第
２実施例の製造工程を示す断面図である。
る。図７〜図１０は本発明の半導体装置の製造方法の第
２実施例の製造工程を示す断面図である。
【００２４】まず、図１、図２に示した第１実施例と同
様なプロセスで内部に酸化膜６を有するトレンチ溝を形
成した（図７、図８）。
様なプロセスで内部に酸化膜６を有するトレンチ溝を形
成した（図７、図８）。
【００２５】次に、ＳｉＮ膜５をＨ3 ＰＯ4 溶液により
剥離し、シラノールからなる平坦化材料を基板にスピン
コートする。コーティングする膜厚は、５００〜２００
０オングストロームであった。次に８５０〜１０００℃
のＮ2 雰囲気にてアニールする。ここで、本実施例で可
能なトレンチ溝の深さは、０．５〜３．０μｍである。
なぜならば、シラノール（液体）が、トレンチ溝深さ
３．０μｍまでは、良好にシラノールにより埋め込まれ
るからである（図９）。
剥離し、シラノールからなる平坦化材料を基板にスピン
コートする。コーティングする膜厚は、５００〜２００
０オングストロームであった。次に８５０〜１０００℃
のＮ2 雰囲気にてアニールする。ここで、本実施例で可
能なトレンチ溝の深さは、０．５〜３．０μｍである。
なぜならば、シラノール（液体）が、トレンチ溝深さ
３．０μｍまでは、良好にシラノールにより埋め込まれ
るからである（図９）。
【００２６】次に、第１実施例と同様にウェットエッチ
ングによりアクティブ領域が露出されるまで、シラノー
ルから形成された酸化膜９とフィールド酸化膜２をエッ
チングする（図１０）。
ングによりアクティブ領域が露出されるまで、シラノー
ルから形成された酸化膜９とフィールド酸化膜２をエッ
チングする（図１０）。
【００２７】このようにして、トレンチ溝内をすべてシ
ラノールからなる酸化膜にて埋め込み、さらに、基板表
面は完全に平坦化される。
ラノールからなる酸化膜にて埋め込み、さらに、基板表
面は完全に平坦化される。
【００２８】なお、本実施例においては、フィールド酸
化膜部分を開口してトレンチ溝を設けたが、通常の酸化
膜を開口してトレンチ溝を形成する場合にも適用できる
ことは勿論である。また本発明は、Ｓｉ半導体基板のみ
ならず、ＳＩＭＯＸ，ＦＩＰＯＳ等により形成されたＳ
ＯＩ半導体基板に関しても、適用可能である。
化膜部分を開口してトレンチ溝を設けたが、通常の酸化
膜を開口してトレンチ溝を形成する場合にも適用できる
ことは勿論である。また本発明は、Ｓｉ半導体基板のみ
ならず、ＳＩＭＯＸ，ＦＩＰＯＳ等により形成されたＳ
ＯＩ半導体基板に関しても、適用可能である。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
基板表面をウェットエッチング等により、制御よく平坦
化できるため、以下の効果がある。 後工程で形成されるＡｌ，Ｐｏｌｙ−Ｓｉ等の配線
の断線、短絡がなくなる。 線巾の加工精度が、著しく向上する。 ，により、ＩＣの電気的特性、歩留りが向上す
る。
基板表面をウェットエッチング等により、制御よく平坦
化できるため、以下の効果がある。 後工程で形成されるＡｌ，Ｐｏｌｙ−Ｓｉ等の配線
の断線、短絡がなくなる。 線巾の加工精度が、著しく向上する。 ，により、ＩＣの電気的特性、歩留りが向上す
る。
【図１】本発明の半導体装置の製造方法の第１実施例の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図２】本発明の半導体装置の製造方法の第１実施例の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図３】本発明の半導体装置の製造方法の第１実施例の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４】本発明の半導体装置の製造方法の第１実施例の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図５】本発明の半導体装置の製造方法の第１実施例の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図６】本発明の半導体装置の製造方法の第１実施例の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図７】本発明の半導体装置の製造方法の第２実施例の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図８】本発明の半導体装置の製造方法の第２実施例の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図９】本発明の半導体装置の製造方法の第２実施例の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図１０】本発明の半導体装置の製造方法の第２実施例
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図１１】トレンチアイソレーションの工程の従来例を
説明するための断面図である。
説明するための断面図である。
【図１２】トレンチアイソレーションの工程の従来例を
説明するための断面図である。
説明するための断面図である。
【図１３】トレンチアイソレーションの工程の従来例を
説明するための断面図である。
説明するための断面図である。
【図１４】トレンチアイソレーションの工程の従来例を
説明するための断面図である。
説明するための断面図である。
１ 半導体基板２ フィールド酸化膜 ３ レジスト ４ パッド酸化膜 ５ ＳｉＮ膜 ６ トレンチ溝内の酸化膜 ７ ポリシリコン ８ トレンチ溝上部の酸化膜 ９ シラノールからなる液体から形成した酸化膜
Claims (2)
- 【請求項１】 半導体基板上に形成された酸化膜上に開
口部を有するレジストマスクを形成し、該開口部から該
酸化膜及び該半導体基板をエッチングしてトレンチ溝を
形成する工程と、 該トレンチ溝内に表出する半導体基板面を酸化して酸化
膜を形成し、続いて、全面に非単結晶半導体を堆積した
後、エッチバックにより、該非単結晶半導体を溝内部ま
でエッチングし、さらに、非単結晶半導体上部を酸化
し、トレンチ上部酸化膜を形成する工程と、 該半導体基板にシラノールからなる液体を被覆し、熱処
理を施し、続いて、半導体表面が露出するまで、半導体
基板表面の平坦化を行なう工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に形成された酸化膜上に開
口部を有するレジストマスクを形成し、該開口部から該
酸化膜及び該半導体基板をエッチングしてトレンチ溝を
形成する工程と、 該トレンチ溝内に表出する半導体基板面を酸化して酸化
膜を形成し、次に、該トレンチ溝内に充填され且つ半導
体基板表面を覆うようにシラノールからなる液体を被覆
し、熱処理を施す工程と、 半導体表面が露出するまで、半導体基板表面の平坦化を
行なう工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14622494A JPH0817909A (ja) | 1994-06-28 | 1994-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14622494A JPH0817909A (ja) | 1994-06-28 | 1994-06-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0817909A true JPH0817909A (ja) | 1996-01-19 |
Family
ID=15402925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14622494A Pending JPH0817909A (ja) | 1994-06-28 | 1994-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817909A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124178A (ja) * | 1997-06-13 | 2009-06-04 | United Microelectronics Corp | 半導体装置の製造方法 |
-
1994
- 1994-06-28 JP JP14622494A patent/JPH0817909A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124178A (ja) * | 1997-06-13 | 2009-06-04 | United Microelectronics Corp | 半導体装置の製造方法 |
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