JP3303545B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製法、特
に半導体集積回路を製造する場合に適用して好適な半導
体装置の製法に係わる。
に半導体集積回路を製造する場合に適用して好適な半導
体装置の製法に係わる。
【０００２】
【従来の技術】半導体装置、特に半導体集積回路におい
て、絶縁層を介して下層配線と上層配線が積層された多
層配線構造をとる場合などにおいて、その上層配線の形
成面はできるだけ平坦な面とすることが、上層配線の段
切れ等を防止し、信頼性の高い半導体装置を構成する上
で望ましい。
て、絶縁層を介して下層配線と上層配線が積層された多
層配線構造をとる場合などにおいて、その上層配線の形
成面はできるだけ平坦な面とすることが、上層配線の段
切れ等を防止し、信頼性の高い半導体装置を構成する上
で望ましい。
【０００３】そこで、このような半導体装置を製造する
場合、下層配線の形成後にその表面を平坦化するための
平坦化絶縁層例えばＳＯＧ（Spin on Glass)を堆積して
後、これをＣＦ4 あるいはＣＨＦ3 などのふっ素系ガス
でその表面から全面的エッチングを行ういわゆるエッチ
バックを行ってその表面の平坦化を行い、その後この平
坦化された表面上に層間絶縁層を被着形成して、このよ
うにして表面が比較的平坦化された層間絶縁層上に上層
配線を形成し、この上層配線を予め層間絶縁層に形成さ
れたコンタクト窓を通じて下層配線の所定部にコンタク
トして多層配線構造を構成することが行われる。
場合、下層配線の形成後にその表面を平坦化するための
平坦化絶縁層例えばＳＯＧ（Spin on Glass)を堆積して
後、これをＣＦ4 あるいはＣＨＦ3 などのふっ素系ガス
でその表面から全面的エッチングを行ういわゆるエッチ
バックを行ってその表面の平坦化を行い、その後この平
坦化された表面上に層間絶縁層を被着形成して、このよ
うにして表面が比較的平坦化された層間絶縁層上に上層
配線を形成し、この上層配線を予め層間絶縁層に形成さ
れたコンタクト窓を通じて下層配線の所定部にコンタク
トして多層配線構造を構成することが行われる。
【０００４】ところがこの場合、その平坦化絶縁層に対
するエッチバックは、半導体基板の板面方向に関するエ
ッチングのばらつきを考慮して平坦化絶縁層の本来の厚
さのエッチングの３０％程度多めのオーバーエッチング
を行う。このため、このオーバーエッチングによって下
層配線の一部が表面に露出する部分が生じ、この下層配
線がＡｌ、あるいはこのＡｌ上にフォトリソグラフィ工
程におけるハレーションの発生を回避するための反射防
止を行うＴｉＮ等が形成された金属配線である場合、こ
の金属配線層による下層配線を構成するＡｌあるいはＴ
ｉにエッチングガスのふっ素が吸着し、これら金属Ａ
ｌ, Ｔｉのふっ化物を形成し、これを異物として残す。
するエッチバックは、半導体基板の板面方向に関するエ
ッチングのばらつきを考慮して平坦化絶縁層の本来の厚
さのエッチングの３０％程度多めのオーバーエッチング
を行う。このため、このオーバーエッチングによって下
層配線の一部が表面に露出する部分が生じ、この下層配
線がＡｌ、あるいはこのＡｌ上にフォトリソグラフィ工
程におけるハレーションの発生を回避するための反射防
止を行うＴｉＮ等が形成された金属配線である場合、こ
の金属配線層による下層配線を構成するＡｌあるいはＴ
ｉにエッチングガスのふっ素が吸着し、これら金属Ａ
ｌ, Ｔｉのふっ化物を形成し、これを異物として残す。
【０００５】そして、このように残された異物は、最終
的に形成された半導体装置の特性を劣化させる等、不良
品の発生、信頼性の低下を惹き起こす。また、上述した
ように金属配線層にふっ素Ｆが吸着したまま後の洗浄工
程等における例えばＨ2 Ｏと接触すると、このふっ素Ｆ
とＨ2 Ｏとの反応で、ふっ酸（ＨＦ）を生成し、これが
金属配線層の例えばＡｌ，Ｔｉ等を部分的に腐食し、配
線の断線、高抵抗化等の半導体装置の特性に影響を及ぼ
し、不良品の発生したがって歩留りの低下、特性劣化し
たがって信頼性の低下を来す。
的に形成された半導体装置の特性を劣化させる等、不良
品の発生、信頼性の低下を惹き起こす。また、上述した
ように金属配線層にふっ素Ｆが吸着したまま後の洗浄工
程等における例えばＨ2 Ｏと接触すると、このふっ素Ｆ
とＨ2 Ｏとの反応で、ふっ酸（ＨＦ）を生成し、これが
金属配線層の例えばＡｌ，Ｔｉ等を部分的に腐食し、配
線の断線、高抵抗化等の半導体装置の特性に影響を及ぼ
し、不良品の発生したがって歩留りの低下、特性劣化し
たがって信頼性の低下を来す。
【０００６】
【発明が解決しようとする課題】本発明は、上述したよ
うに金属配線の形成後に表面平坦化の絶縁層を形成し、
エッチバックを行う工程を伴う半導体装置の製法におい
て、上述したエッチバックに伴う下層の金属配線との反
応による異物の形成、腐食の発生を回避できるようにし
て、目的とする半導体装置を歩留り良く、高い信頼性を
もって形成することのできる半導体装置の製法を提供す
る。
うに金属配線の形成後に表面平坦化の絶縁層を形成し、
エッチバックを行う工程を伴う半導体装置の製法におい
て、上述したエッチバックに伴う下層の金属配線との反
応による異物の形成、腐食の発生を回避できるようにし
て、目的とする半導体装置を歩留り良く、高い信頼性を
もって形成することのできる半導体装置の製法を提供す
る。
【０００７】
【課題を解決するための手段】本発明による半導体装置
の製法は、半導体基板上に形成された金属配線層上に平
坦化絶縁層を被着形成する工程と、この平坦化絶縁層を
ふっ素ガスによりその表面側からエッチバックして表面
の平坦化を行うエッチング工程と、このエッチング工程
により露出した金属配線層上に吸着したふっ素あるいは
金属ふっ化物を、２００℃〜５００℃のアニールにより
除去するアニール処理工程とを有する。
の製法は、半導体基板上に形成された金属配線層上に平
坦化絶縁層を被着形成する工程と、この平坦化絶縁層を
ふっ素ガスによりその表面側からエッチバックして表面
の平坦化を行うエッチング工程と、このエッチング工程
により露出した金属配線層上に吸着したふっ素あるいは
金属ふっ化物を、２００℃〜５００℃のアニールにより
除去するアニール処理工程とを有する。
【０００８】尚、ここに、半導体基板とはその全体が半
導体によって構成されるバルク型構成はもとより、例え
ば絶縁ないしは半絶縁基板上に半導体層が形成された構
成による基板をも含んで指称するものである。また、配
線とは電極をも含む場合をも指称するものである。
導体によって構成されるバルク型構成はもとより、例え
ば絶縁ないしは半絶縁基板上に半導体層が形成された構
成による基板をも含んで指称するものである。また、配
線とは電極をも含む場合をも指称するものである。
【０００９】
【作用】上述の本発明製法においては、エッチバックの
工程の後に２００℃以上５００℃以下のアニールすなわ
ち加熱処理を行うものであるが、この加熱処理によって
エッチバックによって露呈した金属配線層に付着したエ
ッチバックに用いられたエッチングガスを消失できるの
で、異物の発生、金属配線層の腐食の原因を確実に排除
することができる。
工程の後に２００℃以上５００℃以下のアニールすなわ
ち加熱処理を行うものであるが、この加熱処理によって
エッチバックによって露呈した金属配線層に付着したエ
ッチバックに用いられたエッチングガスを消失できるの
で、異物の発生、金属配線層の腐食の原因を確実に排除
することができる。
【００１０】
【実施例】本発明による半導体装置の製法の一実施例を
所定の工程での断面図を示す図１〜図５を参照して詳細
に説明する。この例では、ＬＤＤ（Lightly Doped Drai
n)型のＭＩＳ−ＦＥＴ（絶縁ゲート型電界効果トランジ
スタ）を回路素子として有する半導体集積回路を構成す
る場合で、この例においては半導体基板１が例えばＳｉ
基板よりなる。
所定の工程での断面図を示す図１〜図５を参照して詳細
に説明する。この例では、ＬＤＤ（Lightly Doped Drai
n)型のＭＩＳ−ＦＥＴ（絶縁ゲート型電界効果トランジ
スタ）を回路素子として有する半導体集積回路を構成す
る場合で、この例においては半導体基板１が例えばＳｉ
基板よりなる。
【００１１】図１に示すように、半導体基板１すなわち
Ｓｉ基板１の一主面の、回路素子間にいわゆる LOCOS
（Local Oxidation of Silicon）によって例えば厚さ４
００ｎｍの素子間分離絶縁層４を形成する。そして、半
導体基板１の上述の一主面の素子間分離絶縁層４によっ
て囲まれた素子形成領域にゲート絶縁層５を表面熱酸化
等によって形成し、これの上に例えば厚さ３００ｎｍの
多結晶Ｓｉ層によるゲート電極６を形成する。このゲー
ト電極６の形成は、例えば多結晶Ｓｉ層を全面的にＣＶ
Ｄ（化学的気相成長）法等によって形成し、その後これ
をフォトリソグラフィによって所定のパターンにパター
ニングすることによって形成し得る。
Ｓｉ基板１の一主面の、回路素子間にいわゆる LOCOS
（Local Oxidation of Silicon）によって例えば厚さ４
００ｎｍの素子間分離絶縁層４を形成する。そして、半
導体基板１の上述の一主面の素子間分離絶縁層４によっ
て囲まれた素子形成領域にゲート絶縁層５を表面熱酸化
等によって形成し、これの上に例えば厚さ３００ｎｍの
多結晶Ｓｉ層によるゲート電極６を形成する。このゲー
ト電極６の形成は、例えば多結晶Ｓｉ層を全面的にＣＶ
Ｄ（化学的気相成長）法等によって形成し、その後これ
をフォトリソグラフィによって所定のパターンにパター
ニングすることによって形成し得る。
【００１２】次に、このゲート電極６および素子間分離
絶縁層４をマスクとして不純物の例えばイオン注入を行
って低濃度のソースないしはドレイン領域（以下低濃度
のＳ／Ｄ領域という）７を形成する。
絶縁層４をマスクとして不純物の例えばイオン注入を行
って低濃度のソースないしはドレイン領域（以下低濃度
のＳ／Ｄ領域という）７を形成する。
【００１３】この低濃度Ｓ／Ｄ領域７の形成の後に、ゲ
ート電極６の側面にサイドウオール８を形成する。この
サイドウオールの形成は、例えば全面的にＳｉＯ2 をＣ
ＶＤ法によって成膜し、その後半導体基板１の板面に対
して垂直方向にエッチング性を有する異方性エッチング
によってエッチバックを行ってゲート電極６側面に被着
形成された基板面と垂直方向の厚さが他部に比し大とさ
れた部分を残し他部をエッチングすることによって形成
する。
ート電極６の側面にサイドウオール８を形成する。この
サイドウオールの形成は、例えば全面的にＳｉＯ2 をＣ
ＶＤ法によって成膜し、その後半導体基板１の板面に対
して垂直方向にエッチング性を有する異方性エッチング
によってエッチバックを行ってゲート電極６側面に被着
形成された基板面と垂直方向の厚さが他部に比し大とさ
れた部分を残し他部をエッチングすることによって形成
する。
【００１４】このサイドウオール８、ゲート絶縁層５お
よび素子間分離絶縁層４をマスクとして不純物の例えば
イオン注入を行って高濃度のソースないしはドレイン領
域（以下高濃度のＳ／Ｄ領域という）９を形成する。
よび素子間分離絶縁層４をマスクとして不純物の例えば
イオン注入を行って高濃度のソースないしはドレイン領
域（以下高濃度のＳ／Ｄ領域という）９を形成する。
【００１５】その後、全面的に第１の層間絶縁層１０を
例えば厚さ１５０ｎｍ程度にＣＶＤ法によって堆積し、
これの上に例えば厚さ３５０ｎｍ程度にボロンリンシリ
ケートガラスいわゆるＢＰＳＧによる絶縁層１１を堆積
し、例えば下層配線をオーミックにコンタクトさせる部
分の例えば選択された高濃度のＳ／Ｄ領域９上にコンタ
クト窓１２をフォトリソグラフィによって穿設する。
例えば厚さ１５０ｎｍ程度にＣＶＤ法によって堆積し、
これの上に例えば厚さ３５０ｎｍ程度にボロンリンシリ
ケートガラスいわゆるＢＰＳＧによる絶縁層１１を堆積
し、例えば下層配線をオーミックにコンタクトさせる部
分の例えば選択された高濃度のＳ／Ｄ領域９上にコンタ
クト窓１２をフォトリソグラフィによって穿設する。
【００１６】その後、例えば９００℃での加熱によるい
わゆるグラスフローを行ってガラス絶縁層１１を軟化さ
せてコンタクト窓１２の周縁の肩部をなだらかな丸みを
帯びた湾曲面とする。
わゆるグラスフローを行ってガラス絶縁層１１を軟化さ
せてコンタクト窓１２の周縁の肩部をなだらかな丸みを
帯びた湾曲面とする。
【００１７】図２に示すように、このコンタクト窓１２
内を通じてＳ／Ｄ領域９にオーミックにコンタクトして
例えばＡｌよりなるあるいはその表面にＴｉＮを形成し
た下層配線となる金属配線層２を形成する。この金属配
線層２すなわち下層配線の形成は、ＡｌあるいはＡｌ上
にＴｉＮを蒸着、スパッタリング等によって形成して後
にフォトリソグラフィによるパターニングによって形成
することができる。
内を通じてＳ／Ｄ領域９にオーミックにコンタクトして
例えばＡｌよりなるあるいはその表面にＴｉＮを形成し
た下層配線となる金属配線層２を形成する。この金属配
線層２すなわち下層配線の形成は、ＡｌあるいはＡｌ上
にＴｉＮを蒸着、スパッタリング等によって形成して後
にフォトリソグラフィによるパターニングによって形成
することができる。
【００１８】図３に示すように、全面的に例えばプラス
マＣＶＤによってＳｉＯを１００ｎｍ程度の厚さに堆積
した第２の層間絶縁層２０を形成し、これの上に同様に
全面的に表面に凹凸を埋込む例えば５００ｎｍ程度の厚
さにＳＯＧによる平坦化絶縁層３を堆積させ平坦化す
る。
マＣＶＤによってＳｉＯを１００ｎｍ程度の厚さに堆積
した第２の層間絶縁層２０を形成し、これの上に同様に
全面的に表面に凹凸を埋込む例えば５００ｎｍ程度の厚
さにＳＯＧによる平坦化絶縁層３を堆積させ平坦化す
る。
【００１９】図４に示すように、このＳＯＧによる平坦
化絶縁層３を、その表面から例えばＣＦ4 あるいはＣＨ
Ｆ3 などのふっ素系ガスで全面エッチバックを行う。こ
のとき平坦性を充分得ることができるように、基板１の
基板面方向のエッチングレートのばらつきを考慮した３
０％程度のオーバーエッチングを行う。その結果、図４
に示されるように、下層配線すなわち金属配線層２の一
部が外部に露呈され、これにエッチバックに用いられた
エッチングガス中のふっ素が吸着される。
化絶縁層３を、その表面から例えばＣＦ4 あるいはＣＨ
Ｆ3 などのふっ素系ガスで全面エッチバックを行う。こ
のとき平坦性を充分得ることができるように、基板１の
基板面方向のエッチングレートのばらつきを考慮した３
０％程度のオーバーエッチングを行う。その結果、図４
に示されるように、下層配線すなわち金属配線層２の一
部が外部に露呈され、これにエッチバックに用いられた
エッチングガス中のふっ素が吸着される。
【００２０】本発明製法においては、このエッチバック
後において、２００℃〜５００℃の範囲、例えば４００
℃でのアニールを行う。このアニールはＮ2 、Ａｒガス
等の不活性ガス雰囲気中で行う。このようにすると、金
属配線層２に吸着されていたふっ素は飛散され、消失す
る。
後において、２００℃〜５００℃の範囲、例えば４００
℃でのアニールを行う。このアニールはＮ2 、Ａｒガス
等の不活性ガス雰囲気中で行う。このようにすると、金
属配線層２に吸着されていたふっ素は飛散され、消失す
る。
【００２１】このアニールにおいて、その加熱温度を２
００℃〜５００℃の範囲に選定するのは、２００℃未満
では、金属配線層２に吸着されているふっ素を完全に消
失させることが困難となり、５００℃を超えると金属配
線層２の例えばＡｌに熱的影響、例えば変形、いわゆる
ヒロック（Hillock)等を生じることに因る。
００℃〜５００℃の範囲に選定するのは、２００℃未満
では、金属配線層２に吸着されているふっ素を完全に消
失させることが困難となり、５００℃を超えると金属配
線層２の例えばＡｌに熱的影響、例えば変形、いわゆる
ヒロック（Hillock)等を生じることに因る。
【００２２】このアニールの後に、図５に示すように、
表面の平坦化がなされた表面に全面的に例えばＣＶＤ法
によって形成したＳｉＯ2 による第３の層間絶縁層１３
を形成し、上層配線とコンタクトさせる下層配線すなわ
ち金属配線層２と更に或る場合は同様の下層配線を構成
する多結晶Ｓｉ等による例えばゲート電極等の下層配線
の所定部上にフォトリソグラフィによってコンタクト窓
１４を穿設する。そして、このコンタクト窓１４を通じ
て下層配線と直接的に、あるいはコンタクト窓１４内に
埋込み形成した埋込み金属層を介してオーミックにコン
タクトさせて上層配線１５を形成する。この上層配線１
５の形成は、例えばＡｌあるいはＡｌ上に反射防止膜の
ＴｉＮ膜を形成した金属膜を全面的に被着し、フォトリ
ソグラフィによって所定のパターンにパターン化するこ
とによって形成する。
表面の平坦化がなされた表面に全面的に例えばＣＶＤ法
によって形成したＳｉＯ2 による第３の層間絶縁層１３
を形成し、上層配線とコンタクトさせる下層配線すなわ
ち金属配線層２と更に或る場合は同様の下層配線を構成
する多結晶Ｓｉ等による例えばゲート電極等の下層配線
の所定部上にフォトリソグラフィによってコンタクト窓
１４を穿設する。そして、このコンタクト窓１４を通じ
て下層配線と直接的に、あるいはコンタクト窓１４内に
埋込み形成した埋込み金属層を介してオーミックにコン
タクトさせて上層配線１５を形成する。この上層配線１
５の形成は、例えばＡｌあるいはＡｌ上に反射防止膜の
ＴｉＮ膜を形成した金属膜を全面的に被着し、フォトリ
ソグラフィによって所定のパターンにパターン化するこ
とによって形成する。
【００２３】このようにして、半導体基板１に回路素子
としての例えばＭＩＳ−ＦＥＴが形成された、すなわち
ゲート絶縁層５を介してゲート電極６が形成され、これ
を挟んでその両側に低濃度Ｓ／Ｄ領域７と高濃度Ｓ／Ｄ
領域９によるソースないしはドレイン領域が形成された
ＭＩＳ−ＦＥＴが形成され、多層配線構造を有する目的
とする半導体装置が構成される。
としての例えばＭＩＳ−ＦＥＴが形成された、すなわち
ゲート絶縁層５を介してゲート電極６が形成され、これ
を挟んでその両側に低濃度Ｓ／Ｄ領域７と高濃度Ｓ／Ｄ
領域９によるソースないしはドレイン領域が形成された
ＭＩＳ−ＦＥＴが形成され、多層配線構造を有する目的
とする半導体装置が構成される。
【００２４】このような本発明製法によって得た半導体
装置は、冒頭に述べた異物の発生や、金属配線層２の腐
食の発生を確実に回避できた。これは、図４で説明した
表面平坦化絶縁層３に対するエッチバックの後に、アニ
ール処理を施してふっ素の飛散を行ったことにより、下
層配線を構成する金属配線層２がふっ素と反応して異物
を発生させたり、あるいはふっ酸による金属配線層の腐
食を効果的に回避できたものである。
装置は、冒頭に述べた異物の発生や、金属配線層２の腐
食の発生を確実に回避できた。これは、図４で説明した
表面平坦化絶縁層３に対するエッチバックの後に、アニ
ール処理を施してふっ素の飛散を行ったことにより、下
層配線を構成する金属配線層２がふっ素と反応して異物
を発生させたり、あるいはふっ酸による金属配線層の腐
食を効果的に回避できたものである。
【００２５】因みに、本発明製法によらない、すなわち
上述の平坦化絶縁層３のエッチバック後のアニール処理
を施さない従来方法によるときは、図６に示すように平
坦化絶縁層３のエッチバックによって露出した金属配線
層２にふっ素と反応して異物２１を発生したり、あるい
はふっ酸による金属配線層の腐食による欠陥２２が発生
する。図６において、図４と対応する部分には同一符号
を付して重複説明を省略する。
上述の平坦化絶縁層３のエッチバック後のアニール処理
を施さない従来方法によるときは、図６に示すように平
坦化絶縁層３のエッチバックによって露出した金属配線
層２にふっ素と反応して異物２１を発生したり、あるい
はふっ酸による金属配線層の腐食による欠陥２２が発生
する。図６において、図４と対応する部分には同一符号
を付して重複説明を省略する。
【００２６】尚、上述した例においては、ＭＩＳ−ＦＥ
Ｔを回路素子とする集積回路を得る場合に本発明製法を
適用したものであるが、これに限らず他の各種半導体装
置の製造に本発明を適用することができる。
Ｔを回路素子とする集積回路を得る場合に本発明製法を
適用したものであるが、これに限らず他の各種半導体装
置の製造に本発明を適用することができる。
【００２７】
【発明の効果】上述したように、本発明製法によれば、
Ａｌ等の金属配線層に生じる異物の発生、腐食の発生を
確実に回避できるので、安定して所望の特性を有し、不
良品の発生率が低く、歩留りの高い、信頼性の高い半導
体装置を得ることができる。
Ａｌ等の金属配線層に生じる異物の発生、腐食の発生を
確実に回避できるので、安定して所望の特性を有し、不
良品の発生率が低く、歩留りの高い、信頼性の高い半導
体装置を得ることができる。
【００２８】そして、このように、平坦化絶縁層３のエ
ッチバックを行って金属配線層が露出することによる不
都合を回避できたことにより、このエッチバックは金属
配線層の露出を考慮することなく充分に行うことができ
るので、この平坦性を得るためのエッチバック等の制御
性の裕度いわゆるプロセスマージンを拡大することがで
きる。
ッチバックを行って金属配線層が露出することによる不
都合を回避できたことにより、このエッチバックは金属
配線層の露出を考慮することなく充分に行うことができ
るので、この平坦性を得るためのエッチバック等の制御
性の裕度いわゆるプロセスマージンを拡大することがで
きる。
【００２９】また、本発明製法では、単にアニール工程
を一工程増加させるに過ぎないので本発明製法を適用す
ることによる複雑なプロセスの増加を招くことがなく、
これに伴うコスト高の将来を回避できるものである。
を一工程増加させるに過ぎないので本発明製法を適用す
ることによる複雑なプロセスの増加を招くことがなく、
これに伴うコスト高の将来を回避できるものである。
【００３０】
【図１】本発明製法の一例の一工程における断面図であ
る。
る。
【図２】本発明製法の一例の一工程における断面図であ
る。
る。
【図３】本発明製法の一例の一工程における断面図であ
る。
る。
【図４】本発明製法の一例の一工程における断面図であ
る。
る。
【図５】本発明製法の一例の一工程における断面図であ
る。
る。
【図６】従来方法の説明に供する断面図である。
１ 半導体基板 ２ 金属配線層 ３ 平坦化絶縁層 ４ 素子間分離絶縁層 ５ ゲート絶縁層 ６ ゲート電極 ７，８ ソースないしはドレイン領域 １０ 第１の層間絶縁層 １１ 平坦化絶縁層 ２０ 第２の層間絶縁層 １３ 第３の層間絶縁層 １５ 上層配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768
Claims (1)
- 【請求項１】 半導体基板上に形成された金属配線層上
に平坦化絶縁層を被着形成する工程と、 該平坦化絶縁層をふっ素ガスによりその表面側からエッ
チバックして表面の平坦化を行うエッチング工程と、 前記エッチング工程により露出した前記金属配線層上に
吸着したふっ素あるいは金属ふっ化物を、２００℃〜５
００℃のアニールにより除去するアニール処理工程とを
有することを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19975994A JP3303545B2 (ja) | 1994-08-24 | 1994-08-24 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19975994A JP3303545B2 (ja) | 1994-08-24 | 1994-08-24 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0864593A JPH0864593A (ja) | 1996-03-08 |
| JP3303545B2 true JP3303545B2 (ja) | 2002-07-22 |
Family
ID=16413154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19975994A Expired - Fee Related JP3303545B2 (ja) | 1994-08-24 | 1994-08-24 | 半導体装置の製法 |
Country Status (1)
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|---|---|
| JP (1) | JP3303545B2 (ja) |
-
1994
- 1994-08-24 JP JP19975994A patent/JP3303545B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0864593A (ja) | 1996-03-08 |
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