JPH08115863A - 半導体デバイス - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 36
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000004020 conductor Substances 0.000 claims description 6
- 239000003870 refractory metal Substances 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 13
- 238000004544 sputter deposition Methods 0.000 abstract description 11
- 230000002265 prevention Effects 0.000 abstract description 5
- 230000002040 relaxant effect Effects 0.000 abstract description 2
- 229910004205 SiNX Inorganic materials 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 57
- 230000000694 effects Effects 0.000 description 20
- 229910021332 silicide Inorganic materials 0.000 description 17
- 238000005530 etching Methods 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 238000000034 method Methods 0.000 description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 13
- 239000000463 material Substances 0.000 description 11
- 239000007789 gas Substances 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 6
- 239000005360 phosphosilicate glass Substances 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000004088 simulation Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- -1 silicide compound Chemical group 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910010282 TiON Inorganic materials 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000007779 soft material Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 239000013077 target material Substances 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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Abstract
(57)【要約】
【目的】 本発明は、フォトリソグラフィによる該電極
層のパターン形成時に、該電極層上に該電極表面で反射
する光を減少させる機能を持つ反射防止膜を有する構成
を持つ半導体デバイスに関する。デバイス作成工程中に
発生する該反射防止膜の剥離を低減し、反射防止膜のエ
ッチングを必要としない半導体デバイスを提供すること
を目的とする。 【構成】 電極層と反射防止膜層の間に一方の層がもう
一方の層に与える応力を緩和する機能を持つ応力緩和層
を挿入する。
層のパターン形成時に、該電極層上に該電極表面で反射
する光を減少させる機能を持つ反射防止膜を有する構成
を持つ半導体デバイスに関する。デバイス作成工程中に
発生する該反射防止膜の剥離を低減し、反射防止膜のエ
ッチングを必要としない半導体デバイスを提供すること
を目的とする。 【構成】 電極層と反射防止膜層の間に一方の層がもう
一方の層に与える応力を緩和する機能を持つ応力緩和層
を挿入する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスに関
し、特にフォトリソグラフィによる導電層のパターン形
成時に、該導電層で反射する光を減少させる機能を持つ
反射防止膜を該導電層上に有する半導体デバイスに関す
る。
し、特にフォトリソグラフィによる導電層のパターン形
成時に、該導電層で反射する光を減少させる機能を持つ
反射防止膜を該導電層上に有する半導体デバイスに関す
る。
【０００２】
【従来の技術】半導体デバイスの集積度向上は、構成素
子であるトランジスタの各電極、容量電極、相互配線等
の微細化を必要とする。この微細化の動きに伴って、反
射防止膜を利用した電極や配線のパターン形成がおこな
われるようになった。
子であるトランジスタの各電極、容量電極、相互配線等
の微細化を必要とする。この微細化の動きに伴って、反
射防止膜を利用した電極や配線のパターン形成がおこな
われるようになった。
【０００３】金属、シリサイド、Ｓｉ等の導電体は、一
般にフォトリソグラフィの露光波長において高い反射率
を有する。これらの導電体表面での露光光の反射を制御
できないとフォトリソグラフィにおいて高精度を達成で
きない。
般にフォトリソグラフィの露光波長において高い反射率
を有する。これらの導電体表面での露光光の反射を制御
できないとフォトリソグラフィにおいて高精度を達成で
きない。
【０００４】導電膜上に形成された反射防止膜は、フォ
トリソグラフィの露光工程において導電膜面での光反射
を抑える。下地膜の凹凸面からの光反射によるレジスト
の細りや断線が防止され、より高精度な電極／配線パタ
ーンの形成ができる。
トリソグラフィの露光工程において導電膜面での光反射
を抑える。下地膜の凹凸面からの光反射によるレジスト
の細りや断線が防止され、より高精度な電極／配線パタ
ーンの形成ができる。
【０００５】このように、反射防止膜は、電極／配線パ
ターン形成時に効果をもたらすものであるが、デバイス
機能そのものには何の寄与もしない。よってこれまで
は、電極パターン形成後、エッチング除去されていた。
ターン形成時に効果をもたらすものであるが、デバイス
機能そのものには何の寄与もしない。よってこれまで
は、電極パターン形成後、エッチング除去されていた。
【０００６】例えば、ＳｉＮx による反射防止膜は、Ｃ
Ｆ4 ガスを用いたドライエッチングで除去される。この
時、エッチングを意図しない、表面に露出しているゲー
ト酸化膜や、さらにはこのゲート酸化膜の下層にある層
までエッチングし、ダメージを与えることがある。
Ｆ4 ガスを用いたドライエッチングで除去される。この
時、エッチングを意図しない、表面に露出しているゲー
ト酸化膜や、さらにはこのゲート酸化膜の下層にある層
までエッチングし、ダメージを与えることがある。
【０００７】
【発明が解決しようとする課題】反射防止膜そのもの
は、デバイス機能に必要とされるものではないが、その
機能を妨げるものでなければ、特に除去することなくそ
のままデバイスに残しておくこともできる。
は、デバイス機能に必要とされるものではないが、その
機能を妨げるものでなければ、特に除去することなくそ
のままデバイスに残しておくこともできる。
【０００８】エッチング除去の必要がなければ、これに
伴う素子へのダメージを避けることができる。また、エ
ッチング工程を省略できる為、処理時間の短縮と歩留り
の向上を図ることもできる。しかしながら、導電膜とし
て高融点金属シリサイドを用いた場合にはデバイス完成
までの他の工程の中に、高温、例えば８００℃以上での
熱処理工程があると、反射防止膜が、その下層である導
電膜との界面で剥離することがある。反射防止膜のエッ
チング除去を不必要とする為には、工程中に発生する剥
離を低減する必要がある。
伴う素子へのダメージを避けることができる。また、エ
ッチング工程を省略できる為、処理時間の短縮と歩留り
の向上を図ることもできる。しかしながら、導電膜とし
て高融点金属シリサイドを用いた場合にはデバイス完成
までの他の工程の中に、高温、例えば８００℃以上での
熱処理工程があると、反射防止膜が、その下層である導
電膜との界面で剥離することがある。反射防止膜のエッ
チング除去を不必要とする為には、工程中に発生する剥
離を低減する必要がある。
【０００９】本発明の目的は、反射防止膜を除去する必
要のない半導体デバイスを提供することである。
要のない半導体デバイスを提供することである。
【００１０】
【課題を解決するための手段】凹凸ある表面を有する半
導体基板上に形成された導電膜と該導電膜上に形成され
た反射防止膜の間に、該導電膜と該反射防止膜の間に発
生する応力を緩和する機能を持つ応力緩和層を挿入す
る。
導体基板上に形成された導電膜と該導電膜上に形成され
た反射防止膜の間に、該導電膜と該反射防止膜の間に発
生する応力を緩和する機能を持つ応力緩和層を挿入す
る。
【００１１】
【作用】導電膜と反射防止膜の両層間に応力緩和層を挿
入する。応力緩和層は、該導電膜と該反射防止膜の間で
発生する応力を緩和する。デバイス製造工程中に熱処理
工程が存在しても、反射防止膜の剥離が低減される。よ
って、反射防止膜を除去せず、そのままデバイスに残す
ことができる。
入する。応力緩和層は、該導電膜と該反射防止膜の間で
発生する応力を緩和する。デバイス製造工程中に熱処理
工程が存在しても、反射防止膜の剥離が低減される。よ
って、反射防止膜を除去せず、そのままデバイスに残す
ことができる。
【００１２】反射防止膜をエッチング除去する場合に比
較し、処理時間の短縮化を図ることができる。また、エ
ッチング工程に伴う素子へのダメージがない為、半導体
デバイスの歩留りと信頼性を改善することができる。
較し、処理時間の短縮化を図ることができる。また、エ
ッチング工程に伴う素子へのダメージがない為、半導体
デバイスの歩留りと信頼性を改善することができる。
【００１３】
【実施例】反射防止膜の効果 まず、導電パターン形成時の反射防止膜の効果について
ＣＭＯＳトランジスタのゲート電極形成工程を例にとっ
て説明する。
ＣＭＯＳトランジスタのゲート電極形成工程を例にとっ
て説明する。
【００１４】図４に、反射防止膜を用いないＣＭＯＳト
ランジスタのゲート電極パターン形成例を示した。図４
（Ａ）に示すように、ｐ型Ｓｉウェハ基板１には、Ｐイ
オンの注入により作られたｎ型ウェル層２が形成されて
いる。ｎ型ウェル層２の上には、基板の熱酸化により作
られた薄いゲート酸化膜４と選択酸化により形成された
厚いフィールド酸化膜３の連続した酸化膜が形成されて
いる。この酸化膜の上に、導電膜として多結晶Ｓｉ膜５
と金属シリサイド膜６がそれぞれスパッタリングにより
全面に形成されている。
ランジスタのゲート電極パターン形成例を示した。図４
（Ａ）に示すように、ｐ型Ｓｉウェハ基板１には、Ｐイ
オンの注入により作られたｎ型ウェル層２が形成されて
いる。ｎ型ウェル層２の上には、基板の熱酸化により作
られた薄いゲート酸化膜４と選択酸化により形成された
厚いフィールド酸化膜３の連続した酸化膜が形成されて
いる。この酸化膜の上に、導電膜として多結晶Ｓｉ膜５
と金属シリサイド膜６がそれぞれスパッタリングにより
全面に形成されている。
【００１５】金属シリサイド膜６の上面にレジスト膜７
がスピン塗布されており、８で示すフォトマスクを介し
て露光が行われる。入射光９は、レジストを通過し、下
地膜の金属シリサイド膜６表面で反射する。図４（Ａ）
に示すように、フィールド酸化膜端部の段差の影響によ
り、金属シリサイド表面に凹凸がある場合、特に、図中
αで示すような、表面形状が凹型となっている部分で
は、凹面鏡による光反射のように反射光が集光する、ハ
レーションと呼ぶ現象が起こる。こうして本来非露光部
であるべき場所のレジストが露光される。
がスピン塗布されており、８で示すフォトマスクを介し
て露光が行われる。入射光９は、レジストを通過し、下
地膜の金属シリサイド膜６表面で反射する。図４（Ａ）
に示すように、フィールド酸化膜端部の段差の影響によ
り、金属シリサイド表面に凹凸がある場合、特に、図中
αで示すような、表面形状が凹型となっている部分で
は、凹面鏡による光反射のように反射光が集光する、ハ
レーションと呼ぶ現象が起こる。こうして本来非露光部
であるべき場所のレジストが露光される。
【００１６】図４（Ｂ）に示すように、露光後現像を行
うと図中βで示すハレーションにより光があたった部分
が細くなったレジストパターン７ａが形成される。この
レジストパターンをマスクにして電極層である金属シリ
サイド膜６と、多結晶Ｓｉ膜５をエッチングすると、図
４（Ｃ）に示すように、レジストパターン７ａの細りが
そのまま反映し、部分的細りのあるゲート電極パターン
となってしまう。
うと図中βで示すハレーションにより光があたった部分
が細くなったレジストパターン７ａが形成される。この
レジストパターンをマスクにして電極層である金属シリ
サイド膜６と、多結晶Ｓｉ膜５をエッチングすると、図
４（Ｃ）に示すように、レジストパターン７ａの細りが
そのまま反映し、部分的細りのあるゲート電極パターン
となってしまう。
【００１７】一方、反射防止膜を利用したＣＭＯＳトラ
ンジスタのゲート電極パターン形成例を図５に示した。
図５（Ａ）に示すように、反射防止膜１０は、金属シリ
サイド膜６上にスパッタリングで全面に形成される。レ
ジスト膜は、この反射防止膜１０上に形成される。
ンジスタのゲート電極パターン形成例を図５に示した。
図５（Ａ）に示すように、反射防止膜１０は、金属シリ
サイド膜６上にスパッタリングで全面に形成される。レ
ジスト膜は、この反射防止膜１０上に形成される。
【００１８】フォトマスク８を介して露光がおこなわれ
る。入射光９は、フォトマスクを通してレジストに入射
し、反射防止膜１０に達する。入射光９は、反射防止膜
１０を通過する間に減衰され、金属シリサイド膜６表面
に達する光量が減る。金属シリサイド膜６表面での反射
光はさらに反射防止膜１０を通過する間に減衰する。
る。入射光９は、フォトマスクを通してレジストに入射
し、反射防止膜１０に達する。入射光９は、反射防止膜
１０を通過する間に減衰され、金属シリサイド膜６表面
に達する光量が減る。金属シリサイド膜６表面での反射
光はさらに反射防止膜１０を通過する間に減衰する。
【００１９】また、反射防止膜１０表面での反射光と金
属シリサイド膜６表面での反射光が逆位相で合波すれ
ば、レジスト膜７中での反射光強度は低減する。このよ
うにして、反射防止膜１０の介在により、レジスト膜へ
の反射光の影響が取り除かれる。
属シリサイド膜６表面での反射光が逆位相で合波すれ
ば、レジスト膜７中での反射光強度は低減する。このよ
うにして、反射防止膜１０の介在により、レジスト膜へ
の反射光の影響が取り除かれる。
【００２０】図５（Ｂ）に示すように、露光後、現像を
行うことによって得たレジスト膜パターン７ａは、部分
的細りのない良好なパターンとなる。このレジストパタ
ーンをマスクにして反射防止膜１０、金属シリサイド膜
６、多結晶Ｓｉ膜５をエッチングすることにより図５
（Ｃ）に示すような良好な電極パターンが得られる。
行うことによって得たレジスト膜パターン７ａは、部分
的細りのない良好なパターンとなる。このレジストパタ
ーンをマスクにして反射防止膜１０、金属シリサイド膜
６、多結晶Ｓｉ膜５をエッチングすることにより図５
（Ｃ）に示すような良好な電極パターンが得られる。
【００２１】上述したように、露光時の光を反射する導
電性膜上に良好なレジストパターンを形成するには、反
射防止膜の効果は大きい。このように、反射防止膜は、
導電層のパターニング時には、欠かせない層であるが、
デバイス機能そのものには、なんの寄与もするものでは
ない。よって、レジスト等と同様、導電層のパターニン
グ後は、エッチング除去されていた。例えばＣＦ4 ガス
を用いてドライエッチングされるが、この時エッチング
を意図しない部分のエッチングを伴ったり、Ｓｉ層にダ
メージを導入してしまうことがあった。
電性膜上に良好なレジストパターンを形成するには、反
射防止膜の効果は大きい。このように、反射防止膜は、
導電層のパターニング時には、欠かせない層であるが、
デバイス機能そのものには、なんの寄与もするものでは
ない。よって、レジスト等と同様、導電層のパターニン
グ後は、エッチング除去されていた。例えばＣＦ4 ガス
を用いてドライエッチングされるが、この時エッチング
を意図しない部分のエッチングを伴ったり、Ｓｉ層にダ
メージを導入してしまうことがあった。
【００２２】反射防止膜を除去しない場合 反射防止膜を用いる場合、反射防止膜が絶縁膜であれば
上層絶縁膜と同等に扱え、導電膜であれば下層導電膜と
同等に扱えるので、最終のデバイスに残したままにして
おいても特にデバイス機能を阻害するものではない。む
しろ反射防止膜除去をしないことにより、エッチング工
程が省略でき、エッチング工程時に発生する素子へのダ
メージも避けられる。
上層絶縁膜と同等に扱え、導電膜であれば下層導電膜と
同等に扱えるので、最終のデバイスに残したままにして
おいても特にデバイス機能を阻害するものではない。む
しろ反射防止膜除去をしないことにより、エッチング工
程が省略でき、エッチング工程時に発生する素子へのダ
メージも避けられる。
【００２３】しかし、導電性膜であるＷＳｉ膜上にＳｉ
Ｎx 膜の反射防止膜を形成した場合、デバイス工程の中
の８００℃以上の熱処理時に、ＷＳｉとの界面でＳｉＮ
x 膜の剥離が発生する。ＳｉＮx 膜をそのままデバイス
に残しておくには、この剥離の発生を抑える必要があ
る。
Ｎx 膜の反射防止膜を形成した場合、デバイス工程の中
の８００℃以上の熱処理時に、ＷＳｉとの界面でＳｉＮ
x 膜の剥離が発生する。ＳｉＮx 膜をそのままデバイス
に残しておくには、この剥離の発生を抑える必要があ
る。
【００２４】剥離は、熱処理工程での高融点金属膜の体
積収縮により積層膜の界面で発生する応力が一原因で起
こると考えられる。また、積層された膜同志の結合力が
小さい場合や、膜材料のヤング率が大きい等の要因でも
剥離し易い状況となる。
積収縮により積層膜の界面で発生する応力が一原因で起
こると考えられる。また、積層された膜同志の結合力が
小さい場合や、膜材料のヤング率が大きい等の要因でも
剥離し易い状況となる。
【００２５】応力緩和層の効果 図１（Ａ）に示すように、金属シリサイド膜６と反射防
止膜１０の間で発生する応力を緩和する応力緩和層１１
を前記２つの層の間に挟んだ構造を試みた。
止膜１０の間で発生する応力を緩和する応力緩和層１１
を前記２つの層の間に挟んだ構造を試みた。
【００２６】応力緩和層の材料としては、ヤング率が小
さい、あるいは、アモルファス構造を持つ等比較的柔ら
かい材料であること、界面の化学的結合力が強いこと、
材料の主成分が反射防止膜もしくは、電極膜と共通する
こと等の種々の条件中のなるべく多くの条件を満足する
ものを選択すればよい。さらに、上記条件以外にも、反
射防止膜の反射防止効果を阻害しないこと、デバイス工
程に負担をかけないこと等の条件を備えることが好まし
い。
さい、あるいは、アモルファス構造を持つ等比較的柔ら
かい材料であること、界面の化学的結合力が強いこと、
材料の主成分が反射防止膜もしくは、電極膜と共通する
こと等の種々の条件中のなるべく多くの条件を満足する
ものを選択すればよい。さらに、上記条件以外にも、反
射防止膜の反射防止効果を阻害しないこと、デバイス工
程に負担をかけないこと等の条件を備えることが好まし
い。
【００２７】例えば、導電膜がＷＳｉであり、反射防止
膜がＳｉＮx 膜の場合、具体的な応力緩和層材料として
は、アモルファスＳｉ、アモルファスＳｉＣ、アモルフ
ァスＳｉＧｅ、多結晶Ｓｉ、ＳｉＯ2 、ＳｉＯＮ等のＳ
ｉ化合物、あるいはアモルファスＣ、ＰＳＧ（フォスフ
ォシリケートガラス）、ＢＳＧ（ボロンシリケートガラ
ス）、ＢＰＳＧ（ボロフォスフォシリケートガラス）等
があげられるだろう。尚、アモルファスＳｉ、アモルフ
ァスＳｉＣ、アモルファスＳｉＧｅにはＨ、Ｆ、Ｂ、Ｐ
等の不純物を含有していても良い。
膜がＳｉＮx 膜の場合、具体的な応力緩和層材料として
は、アモルファスＳｉ、アモルファスＳｉＣ、アモルフ
ァスＳｉＧｅ、多結晶Ｓｉ、ＳｉＯ2 、ＳｉＯＮ等のＳ
ｉ化合物、あるいはアモルファスＣ、ＰＳＧ（フォスフ
ォシリケートガラス）、ＢＳＧ（ボロンシリケートガラ
ス）、ＢＰＳＧ（ボロフォスフォシリケートガラス）等
があげられるだろう。尚、アモルファスＳｉ、アモルフ
ァスＳｉＣ、アモルファスＳｉＧｅにはＨ、Ｆ、Ｂ、Ｐ
等の不純物を含有していても良い。
【００２８】アモルファスＳｉによる応力緩和層 上記の材料のなかから、応力緩和層としてアモルファス
Ｓｉを選択して、実際にＣＭＯＳトランジスタを作製
し、剥離に対する効果、反射防止性能に与える影響等を
評価した。
Ｓｉを選択して、実際にＣＭＯＳトランジスタを作製
し、剥離に対する効果、反射防止性能に与える影響等を
評価した。
【００２９】作製方法は、先に説明した反射防止膜を用
いたゲート電極の形成方法と共通する。図１（Ａ）で示
すように、上部にｎ型ウェル層２を形成したｐ型Ｓｉ基
板１上に厚いフィールド酸化層３と約１００Åの薄いゲ
ート酸化層４を形成した。酸化層３、４上全面にスパッ
タリングにより、多結晶Ｓｉ膜５を１５００Å形成し
た。多結晶Ｓｉ膜上全面にＷＳｉ膜６を２０００Åやは
りスパッタリングで形成した。
いたゲート電極の形成方法と共通する。図１（Ａ）で示
すように、上部にｎ型ウェル層２を形成したｐ型Ｓｉ基
板１上に厚いフィールド酸化層３と約１００Åの薄いゲ
ート酸化層４を形成した。酸化層３、４上全面にスパッ
タリングにより、多結晶Ｓｉ膜５を１５００Å形成し
た。多結晶Ｓｉ膜上全面にＷＳｉ膜６を２０００Åやは
りスパッタリングで形成した。
【００３０】ＷＳｉ膜６上に応力緩和層１１としてアモ
ルファスＳｉをスパッタリングで形成した。作製条件
は、ターゲットにＳｉを用い、雰囲気ガスにＡｒ、圧力
は８ｍＴｏｒｒ、ＲＦ電源出力１ｋｗ、基板温度は２０
０℃であった。膜厚は０Åから３００Åまでの範囲で変
化させた。
ルファスＳｉをスパッタリングで形成した。作製条件
は、ターゲットにＳｉを用い、雰囲気ガスにＡｒ、圧力
は８ｍＴｏｒｒ、ＲＦ電源出力１ｋｗ、基板温度は２０
０℃であった。膜厚は０Åから３００Åまでの範囲で変
化させた。
【００３１】アモルファスＳｉ膜の上全面に反射防止膜
１０としてＳｉＮx 膜をリアクティブスパッタリングで
形成した。この時の条件は、ターゲットとしてＳｉを用
い、雰囲気ガスＮ2 、圧力は８ｍＴｏｒｒ、ＲＦ電源出
力１Ｋｗ、基板温度は２００℃であった。膜厚は、２０
０Åから７００Åまでの範囲で変化させた。
１０としてＳｉＮx 膜をリアクティブスパッタリングで
形成した。この時の条件は、ターゲットとしてＳｉを用
い、雰囲気ガスＮ2 、圧力は８ｍＴｏｒｒ、ＲＦ電源出
力１Ｋｗ、基板温度は２００℃であった。膜厚は、２０
０Åから７００Åまでの範囲で変化させた。
【００３２】アモルファスＳｉ層とＳｉＮx 膜は、共に
スパッタリングを用い、しかも同じターゲット材料を使
用することができるので、連続して同一の装置内で形成
することも可能である。
スパッタリングを用い、しかも同じターゲット材料を使
用することができるので、連続して同一の装置内で形成
することも可能である。
【００３３】反射防止膜であるＳｉＮx 膜上全面にポジ
レジスト膜をスピン塗布し、所定のプリベークを行った
後、フォトマスク８を介して露光を行った。図１（Ｂ）
に示すように、レジストの現像を行い、レジストパター
ン７ａを得た。さらに、このレジストパターン７ａをマ
スクとして、ＣＦ4 、ＣＨＦ3 、Ａｒの混合ガスを用い
てＳｉＮx 膜１０のドライエッチングを行った。さら
に、パターニングしたＳｉＮx １０をマスクとして、Ｃ
ｌ2 、Ｏ2 、Ｈｅの混合ガス又は、ＨＢｒ、ＳＦ6 の混
合ガスにより、アモルファスＳｉ層１１、ＷＳｉ膜６、
多結晶Ｓｉ膜５のポリサイド層のエッチングを行い図１
（Ｃ）に示すようなゲート電極パターンを得た。
レジスト膜をスピン塗布し、所定のプリベークを行った
後、フォトマスク８を介して露光を行った。図１（Ｂ）
に示すように、レジストの現像を行い、レジストパター
ン７ａを得た。さらに、このレジストパターン７ａをマ
スクとして、ＣＦ4 、ＣＨＦ3 、Ａｒの混合ガスを用い
てＳｉＮx 膜１０のドライエッチングを行った。さら
に、パターニングしたＳｉＮx １０をマスクとして、Ｃ
ｌ2 、Ｏ2 、Ｈｅの混合ガス又は、ＨＢｒ、ＳＦ6 の混
合ガスにより、アモルファスＳｉ層１１、ＷＳｉ膜６、
多結晶Ｓｉ膜５のポリサイド層のエッチングを行い図１
（Ｃ）に示すようなゲート電極パターンを得た。
【００３４】ポリサイド層のエッチングパターンは、図
１（Ｃ）に示すようなゲート電極の他、デバイス上の他
の部分例えば、フィールド酸化膜上では配線等を形成し
ている。
１（Ｃ）に示すようなゲート電極の他、デバイス上の他
の部分例えば、フィールド酸化膜上では配線等を形成し
ている。
【００３５】ゲート電極パターン形成後のデバイス作製
工程は、一般に使用されている作製工程と同様である。
以下、図２，図３を用いて説明する。図２（Ｄ）で示す
ように、ゲート電極をマスクとしてｐ型不純物例えばＢ
Ｆ2のイオン注入を行い、ＬＤＤ構造の軽くドープされ
た領域１３ａを作った。この後、電極の側壁部分のみを
覆うサイドスペーサ１２を形成した。これは、Ｓｉ原料
としてＴＥＯＳ（テトラエトキシシラン）を用い、減圧
ＣＶＤ法で形成したＳｉＯ2 膜をリアクティブイオンエ
ッチング（ＲＩＥ）で異方的にパターニングしたもので
ある。
工程は、一般に使用されている作製工程と同様である。
以下、図２，図３を用いて説明する。図２（Ｄ）で示す
ように、ゲート電極をマスクとしてｐ型不純物例えばＢ
Ｆ2のイオン注入を行い、ＬＤＤ構造の軽くドープされ
た領域１３ａを作った。この後、電極の側壁部分のみを
覆うサイドスペーサ１２を形成した。これは、Ｓｉ原料
としてＴＥＯＳ（テトラエトキシシラン）を用い、減圧
ＣＶＤ法で形成したＳｉＯ2 膜をリアクティブイオンエ
ッチング（ＲＩＥ）で異方的にパターニングしたもので
ある。
【００３６】図２（Ｅ）に示すように、ゲート電極のサ
イドスペーサ１２とフィールド酸化膜の間の基板表層部
分にＢＦ2+のイオンを注入し、ソース／ドレイン領域１
３を作製した。この後８５０℃の温度でアニール処理を
行った。
イドスペーサ１２とフィールド酸化膜の間の基板表層部
分にＢＦ2+のイオンを注入し、ソース／ドレイン領域１
３を作製した。この後８５０℃の温度でアニール処理を
行った。
【００３７】図２（Ｆ）に示すように、基板全面にＰＳ
Ｇ（フォスフォシリケートガラス）とＢＰＳＧ（ボロン
フォスフォシリケート）の２層よりなる約７０００Åの
膜を常圧ＣＶＤ法で形成した後、１０００℃以上の温度
でリフローを行い、平坦化させ、層間絶縁膜１４を形成
した。この後、フォトリソグラフィを用いてコンタクト
ホールを層間絶縁膜１４に形成した。
Ｇ（フォスフォシリケートガラス）とＢＰＳＧ（ボロン
フォスフォシリケート）の２層よりなる約７０００Åの
膜を常圧ＣＶＤ法で形成した後、１０００℃以上の温度
でリフローを行い、平坦化させ、層間絶縁膜１４を形成
した。この後、フォトリソグラフィを用いてコンタクト
ホールを層間絶縁膜１４に形成した。
【００３８】図３（Ｇ）に示すように、スパッタリング
で全面にＷＳｉ、続いてＡｌにＳｉとＣｕを含むＡｌ合
金の電極膜を形成した後、必要な配線形状１５にパター
ニングした。尚、この場合も図３（Ｉ）に示すように、
電極膜上に応力緩和層１７、反射防止膜１８を備える構
成にしてもよい。
で全面にＷＳｉ、続いてＡｌにＳｉとＣｕを含むＡｌ合
金の電極膜を形成した後、必要な配線形状１５にパター
ニングした。尚、この場合も図３（Ｉ）に示すように、
電極膜上に応力緩和層１７、反射防止膜１８を備える構
成にしてもよい。
【００３９】図３（Ｈ）に示すように、プラズマＣＶＤ
を用いてＰＳＧとＳｉＮx の２層よりなるパッシベーシ
ョン膜１６を形成した。パッシベーション膜の窓開けを
行い、最後に水素雰囲気にて４００℃でアニールをして
ＣＭＯＳトランジスタデバイスを完成した。
を用いてＰＳＧとＳｉＮx の２層よりなるパッシベーシ
ョン膜１６を形成した。パッシベーション膜の窓開けを
行い、最後に水素雰囲気にて４００℃でアニールをして
ＣＭＯＳトランジスタデバイスを完成した。
【００４０】上述した工程で作製したデバイスについ
て、アモルファスＳｉの応力緩和層１１を加えたことに
よる反射防止効果への影響と剥離防止の効果について確
認した。
て、アモルファスＳｉの応力緩和層１１を加えたことに
よる反射防止効果への影響と剥離防止の効果について確
認した。
【００４１】反射防止効果への影響は、図１（Ａ）で示
す工程の試料、即ちＷＳｉ膜６、アモルファスＳｉの応
力緩和膜１１、ＳｉＮx の反射防止膜１０を基板全面に
形成した直後の試料を用いて確認した。応力緩和層であ
るアモルファスＳｉの膜厚を０Å（なし）、５０Å、１
００Å、１５０Åの４通りに変化させた。また、それぞ
れの膜厚のアモルファスＳｉに対して反射防止膜のＳｉ
Ｎx 膜の膜厚を２００Åから１００Å刻みに６００Åま
で変えた。各試料について露光波長に対する反射率を測
定した。
す工程の試料、即ちＷＳｉ膜６、アモルファスＳｉの応
力緩和膜１１、ＳｉＮx の反射防止膜１０を基板全面に
形成した直後の試料を用いて確認した。応力緩和層であ
るアモルファスＳｉの膜厚を０Å（なし）、５０Å、１
００Å、１５０Åの４通りに変化させた。また、それぞ
れの膜厚のアモルファスＳｉに対して反射防止膜のＳｉ
Ｎx 膜の膜厚を２００Åから１００Å刻みに６００Åま
で変えた。各試料について露光波長に対する反射率を測
定した。
【００４２】図６、図７は、露光光源である水銀ランプ
のｉ線３６５ｎｍおよびｇ線４３６ｎｍに対するＳｉ基
板の反射率を１００％とした相対反射率の測定結果をそ
れぞれ示す。横軸にＳｉＮx の膜厚、縦軸に相対反射率
を示した。反射率が低い程、反射防止効果が高いことを
示す。
のｉ線３６５ｎｍおよびｇ線４３６ｎｍに対するＳｉ基
板の反射率を１００％とした相対反射率の測定結果をそ
れぞれ示す。横軸にＳｉＮx の膜厚、縦軸に相対反射率
を示した。反射率が低い程、反射防止効果が高いことを
示す。
【００４３】反射率を抑える為のＳｉＮx の最適膜厚
は、アモルファスＳｉ膜の膜厚によらず、３００Å〜５
００Å好ましくは約４００Åであった。また、概してア
モルファスＳｉの介在は、反射防止効果を妨げるもので
はなかった。むしろＳｉＮx 膜の膜厚が５００Åを越す
場合等は、アモルファスＳｉ層の介在により反射防止効
果は改善された。
は、アモルファスＳｉ膜の膜厚によらず、３００Å〜５
００Å好ましくは約４００Åであった。また、概してア
モルファスＳｉの介在は、反射防止効果を妨げるもので
はなかった。むしろＳｉＮx 膜の膜厚が５００Åを越す
場合等は、アモルファスＳｉ層の介在により反射防止効
果は改善された。
【００４４】このように、応力緩和層の介在があって
も、反射防止膜の効果は妨げられることはなく、良好な
ゲート電極パターンが形成された。図８は、応力緩和層
としてアモルファスＳｉを選択した場合のアモルファス
Ｓｉの各膜厚での露光光に対する反射率をシミュレーシ
ョンした結果を示す。横軸にアモルファスＳｉの膜厚、
縦軸に反射率を示した。尚、反射率は、理想鏡の反射率
を１００％として、絶対反射率で表示した。前提とする
膜構造は、ＷＳｉ膜とその上のアモルファスＳｉさらに
その上に形成された反射防止膜であるＳｉＮ x 膜の３層
構造である。
も、反射防止膜の効果は妨げられることはなく、良好な
ゲート電極パターンが形成された。図８は、応力緩和層
としてアモルファスＳｉを選択した場合のアモルファス
Ｓｉの各膜厚での露光光に対する反射率をシミュレーシ
ョンした結果を示す。横軸にアモルファスＳｉの膜厚、
縦軸に反射率を示した。尚、反射率は、理想鏡の反射率
を１００％として、絶対反射率で表示した。前提とする
膜構造は、ＷＳｉ膜とその上のアモルファスＳｉさらに
その上に形成された反射防止膜であるＳｉＮ x 膜の３層
構造である。
【００４５】図８（Ａ）は、ｉ線３６５ｎｍに対する反
射率を示す。ＳｉＮx 膜の膜厚はｉ線に対して最も反射
防止効果が高い膜厚である４００Åとし、ＳｉＮx 膜の
複素屈折率（Ｎ）の実数項（ｎ）を２．０３、虚数項
（ｋ）を０、およびアモルファスＳｉの複素屈折率
（Ｎ）の実数項（ｎ）を５．１、虚数項（ｋ）を−３．
１として計算した。
射率を示す。ＳｉＮx 膜の膜厚はｉ線に対して最も反射
防止効果が高い膜厚である４００Åとし、ＳｉＮx 膜の
複素屈折率（Ｎ）の実数項（ｎ）を２．０３、虚数項
（ｋ）を０、およびアモルファスＳｉの複素屈折率
（Ｎ）の実数項（ｎ）を５．１、虚数項（ｋ）を−３．
１として計算した。
【００４６】図８（Ｂ）は、ｇ線４３６ｎｍに対する反
射率を示す。ＳｉＮx 膜の膜厚は、ｇ線に対して最も反
射防止効果が高い膜厚である５００Åとし、ＳｉＮx 膜
の複素屈折率（Ｎ）の実数項（ｎ）を１．９９、虚数項
（ｋ）を０、およびアモルファスＳｉの複素屈折率
（Ｎ）の実数項（ｎ）を５．２、虚数項（ｋ）を−１．
４として計算した。
射率を示す。ＳｉＮx 膜の膜厚は、ｇ線に対して最も反
射防止効果が高い膜厚である５００Åとし、ＳｉＮx 膜
の複素屈折率（Ｎ）の実数項（ｎ）を１．９９、虚数項
（ｋ）を０、およびアモルファスＳｉの複素屈折率
（Ｎ）の実数項（ｎ）を５．２、虚数項（ｋ）を−１．
４として計算した。
【００４７】図中実験値は、黒い丸で示した。実験値と
シミュレーション値は、良い一致を示しており、シミュ
レーション値の信頼性が高いと言える。実際には、０か
ら１０００ÅまでのアモルファスＳｉ膜厚に対する反射
率を求めた。いずれの露光波長に対する反射率も、この
アモルファスＳｉの膜厚範囲において変動は５％以内に
収まっていた。
シミュレーション値は、良い一致を示しており、シミュ
レーション値の信頼性が高いと言える。実際には、０か
ら１０００ÅまでのアモルファスＳｉ膜厚に対する反射
率を求めた。いずれの露光波長に対する反射率も、この
アモルファスＳｉの膜厚範囲において変動は５％以内に
収まっていた。
【００４８】図９は図８と同様に、応力緩和層として多
結晶Ｓｉを選択した場合の多結晶Ｓｉの各膜厚での露光
光に対する反射率をシミュレ−ションした結果を示す。
図９（Ａ）は、ｉ線３６５ｎｍに対する反射率を示す。
多結晶Ｓｉの複素屈折率（Ｎ）の実数項（ｎ）を６．０
３、虚数項（ｋ）を−１．８１として計算した。図９
（Ｂ）は、ｇ線４３６ｎｍに対する反射率を示す。多結
晶Ｓｉの複素屈折率（Ｎ）の実数項（ｎ）を４．９６、
虚数項（ｋ）を−０．４８として計算した。その他の条
件は、先の図８に示したシミュレーションの場合と共通
である。
結晶Ｓｉを選択した場合の多結晶Ｓｉの各膜厚での露光
光に対する反射率をシミュレ−ションした結果を示す。
図９（Ａ）は、ｉ線３６５ｎｍに対する反射率を示す。
多結晶Ｓｉの複素屈折率（Ｎ）の実数項（ｎ）を６．０
３、虚数項（ｋ）を−１．８１として計算した。図９
（Ｂ）は、ｇ線４３６ｎｍに対する反射率を示す。多結
晶Ｓｉの複素屈折率（Ｎ）の実数項（ｎ）を４．９６、
虚数項（ｋ）を−０．４８として計算した。その他の条
件は、先の図８に示したシミュレーションの場合と共通
である。
【００４９】図９（Ａ）および図９（Ｂ）に示すよう
に、多結晶Ｓｉの膜厚を増加させても反射率は低い値を
保っている。この結果から多結晶Ｓｉを応力緩和層に選
択してもＳｉＮx 膜の反射率効果を劣化させることはな
いものと予想できる。
に、多結晶Ｓｉの膜厚を増加させても反射率は低い値を
保っている。この結果から多結晶Ｓｉを応力緩和層に選
択してもＳｉＮx 膜の反射率効果を劣化させることはな
いものと予想できる。
【００５０】応力緩和層の反射防止膜の剥離防止効果に
ついては、図２（Ｅ）で示すソース／ドレイン層形成時
の８５０℃でのアニール処理直後の試料を用いて確認し
た。アモルファスＳｉ膜１１の膜厚を０〜３００Åの間
で変え、ＳｉＮx 膜の剥離の有無を顕微鏡で観察した。
尚、この時のＳｉＮx 膜の膜厚は４００Åとした。
ついては、図２（Ｅ）で示すソース／ドレイン層形成時
の８５０℃でのアニール処理直後の試料を用いて確認し
た。アモルファスＳｉ膜１１の膜厚を０〜３００Åの間
で変え、ＳｉＮx 膜の剥離の有無を顕微鏡で観察した。
尚、この時のＳｉＮx 膜の膜厚は４００Åとした。
【００５１】応力緩和層であるアモルファスＳｉ膜が１
００Å未満の場合、反射防止膜の剥離が発生する場合も
あったが、１００Å以上の膜厚の場合は、剥離は観察さ
れなかった。また、この時剥離が発生しなかった試料
は、この後の熱処理工程でも剥離は発生しなかった。こ
のようにアモルファスＳｉの膜厚が１００Å以上である
ことが好ましいが、１０００Å以上になると次工程にお
ける加工が困難になったり、平坦化工程が複雑になると
いう別の問題が発生する。
００Å未満の場合、反射防止膜の剥離が発生する場合も
あったが、１００Å以上の膜厚の場合は、剥離は観察さ
れなかった。また、この時剥離が発生しなかった試料
は、この後の熱処理工程でも剥離は発生しなかった。こ
のようにアモルファスＳｉの膜厚が１００Å以上である
ことが好ましいが、１０００Å以上になると次工程にお
ける加工が困難になったり、平坦化工程が複雑になると
いう別の問題が発生する。
【００５２】以上より、アモルファスＳｉ膜を応力緩和
層として、ＷＳｉ膜と反射防止膜であるＳｉＮx 膜との
間に介在させ、反射防止膜をそのまま残存させることに
より、反射防止効果を保持したまま、デバイス工程中の
熱処理時の反射防止膜の剥離を低減することができた。
層として、ＷＳｉ膜と反射防止膜であるＳｉＮx 膜との
間に介在させ、反射防止膜をそのまま残存させることに
より、反射防止効果を保持したまま、デバイス工程中の
熱処理時の反射防止膜の剥離を低減することができた。
【００５３】上記例では、ゲート電極材料としてＷＳｉ
膜を使用しているが他の高融点金属のシリサイド化合物
に置き換えることもできる。例えば、Ｍｏ、Ｔｉ、Ｔ
ａ、Ｐｔ、Ｃｏ、Ｎｉ等の材料とＳｉによるシリサイド
化合物が考えられる。
膜を使用しているが他の高融点金属のシリサイド化合物
に置き換えることもできる。例えば、Ｍｏ、Ｔｉ、Ｔ
ａ、Ｐｔ、Ｃｏ、Ｎｉ等の材料とＳｉによるシリサイド
化合物が考えられる。
【００５４】また、図３（Ｇ）で示す層間絶縁膜上に形
成した導電膜に際しても、上記実施例のゲート電極の場
合と同様に、導電膜上に応力緩和層、さらに応力緩和層
上に反射防止膜を形成した構成にすれば、良好な配線パ
ターニングができるとともに、反射防止膜をエッチング
せず残すことができる。
成した導電膜に際しても、上記実施例のゲート電極の場
合と同様に、導電膜上に応力緩和層、さらに応力緩和層
上に反射防止膜を形成した構成にすれば、良好な配線パ
ターニングができるとともに、反射防止膜をエッチング
せず残すことができる。
【００５５】また、反射防止膜としては、上記したＳｉ
Ｎx 以外にもＳｉＯＮ、アモルファスＳｉ、ＴｉＯ2 、
ＴｉＯＮ、ＴｉＮ等が使用できる。尚、反射防止膜と、
応力緩和層の選択できる材料に重複があるが、当然なが
ら同じ材料を同時に選択することはできない。
Ｎx 以外にもＳｉＯＮ、アモルファスＳｉ、ＴｉＯ2 、
ＴｉＯＮ、ＴｉＮ等が使用できる。尚、反射防止膜と、
応力緩和層の選択できる材料に重複があるが、当然なが
ら同じ材料を同時に選択することはできない。
【００５６】上記実施例では、ＣＭＯＳトランジスタの
ｐチャネル部分の形成工程のみを説明したが、ＣＭＯＳ
作製工程の中では、もちろんｎチャネルも形成した。各
チャネルは、不要部分をレジストマスクで覆ってイオン
注入する等同様な工程を交互に繰り返すことで作成し
た。但し、ｎチャネルの形成時のイオンドーピング種
は、Ｐ+ 等を用いた。
ｐチャネル部分の形成工程のみを説明したが、ＣＭＯＳ
作製工程の中では、もちろんｎチャネルも形成した。各
チャネルは、不要部分をレジストマスクで覆ってイオン
注入する等同様な工程を交互に繰り返すことで作成し
た。但し、ｎチャネルの形成時のイオンドーピング種
は、Ｐ+ 等を用いた。
【００５７】尚、特許請求の範囲の請求項１に記載した
条件を充たす実施態様として、次のような材料を選択す
ることが可能である。例えば第１の層としては、上記し
たＷの他Ｔｉ、Ｔａ、Ｐｔ、Ｃｏ、Ｎｉ等の高融点金属
群の中の一つの金属とＳｉとの化合物である高融点金属
シリサイド化合物を選択することができる。
条件を充たす実施態様として、次のような材料を選択す
ることが可能である。例えば第１の層としては、上記し
たＷの他Ｔｉ、Ｔａ、Ｐｔ、Ｃｏ、Ｎｉ等の高融点金属
群の中の一つの金属とＳｉとの化合物である高融点金属
シリサイド化合物を選択することができる。
【００５８】第２の層としては、アモルファスＳｉ、多
結晶Ｓｉの他、アモルファスＳｉＣ、アモルファスＳｉ
Ｇｅ、ＳｉＯ2 、ＳｉＯＮ等のＳｉ化合物、あるいはア
モルファスＣ、ＰＳＧ（フォスフォシリケートガラ
ス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ
（ボロフォスフォシリケートガラス）等の材料を選択す
ることができる。尚、上記アモルファスＳｉ、アモルフ
ァスＳｉＣ、アモルファスＳｉＧｅにはＨ、Ｆ、Ｂ、Ｐ
等の不純物を含有してもよい。
結晶Ｓｉの他、アモルファスＳｉＣ、アモルファスＳｉ
Ｇｅ、ＳｉＯ2 、ＳｉＯＮ等のＳｉ化合物、あるいはア
モルファスＣ、ＰＳＧ（フォスフォシリケートガラ
ス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ
（ボロフォスフォシリケートガラス）等の材料を選択す
ることができる。尚、上記アモルファスＳｉ、アモルフ
ァスＳｉＣ、アモルファスＳｉＧｅにはＨ、Ｆ、Ｂ、Ｐ
等の不純物を含有してもよい。
【００５９】第３の層としては、ＳｉＮx の他、ＳｉＯ
Ｎ、アモルファスＳｉ、ＴｉＯ2 、ＴｉＯＮ、ＴｉＮ等
を選択することができる。以上、ｎチャネルＭＯＳトラ
ンジスタとｐチャネルＭＯＳトランジスタを含むＣＭＯ
Ｓゲート電極への応用について記載したが、ｎチャネル
ＭＯＳトランジスタのみを含むＮＭＯＳ，ｐチャネルＭ
ＯＳトランジスタのみを含むＰＭＯＳへの応用は自明で
あろう。
Ｎ、アモルファスＳｉ、ＴｉＯ2 、ＴｉＯＮ、ＴｉＮ等
を選択することができる。以上、ｎチャネルＭＯＳトラ
ンジスタとｐチャネルＭＯＳトランジスタを含むＣＭＯ
Ｓゲート電極への応用について記載したが、ｎチャネル
ＭＯＳトランジスタのみを含むＮＭＯＳ，ｐチャネルＭ
ＯＳトランジスタのみを含むＰＭＯＳへの応用は自明で
あろう。
【００６０】反射防止膜を用いてパターニングを行う導
電層はゲート電極に限らない。他の配線／電極への応用
も可能なことは言うまでもない。以上、実施例に沿って
本発明を説明したが、本発明はこれらに制限されるもの
ではない。例えば、種々の変更、改良、組み合わせ等が
可能なことは当業者に自明であろう。
電層はゲート電極に限らない。他の配線／電極への応用
も可能なことは言うまでもない。以上、実施例に沿って
本発明を説明したが、本発明はこれらに制限されるもの
ではない。例えば、種々の変更、改良、組み合わせ等が
可能なことは当業者に自明であろう。
【００６１】
【発明の効果】以上説明したように、導電体膜と反射防
止膜の間に応力緩和層を有するデバイス構成は、応力緩
和層が導電体膜と反射防止膜の間に発生する応力を緩和
し、デバイス製造工程時の反射防止膜の剥離を防止す
る。よって、反射防止膜をデバイスに残すことが可能と
なり、反射防止膜のエッチングが不要となる。
止膜の間に応力緩和層を有するデバイス構成は、応力緩
和層が導電体膜と反射防止膜の間に発生する応力を緩和
し、デバイス製造工程時の反射防止膜の剥離を防止す
る。よって、反射防止膜をデバイスに残すことが可能と
なり、反射防止膜のエッチングが不要となる。
【図１】 本発明の実施例による半導体デバイス製造工
程を示す断面図である。
程を示す断面図である。
【図２】 本発明の実施例による半導体デバイス製造工
程を示す断面図である。
程を示す断面図である。
【図３】 本発明の実施例による半導体デバイス製造工
程を示す断面図である。
程を示す断面図である。
【図４】 反射防止膜を用いないゲート電極パターン作
製工程を示す断面図である。
製工程を示す断面図である。
【図５】 反射防止膜を用いたゲート電極パターン作製
工程を示す断面図である。
工程を示す断面図である。
【図６】 本発明の実施例による半導体デバイスにおけ
る反射防止膜の反射防止特性を示すグラフである。
る反射防止膜の反射防止特性を示すグラフである。
【図７】 本発明の実施例による半導体デバイスにおけ
る反射防止膜の反射防止特性を示すグラフである。
る反射防止膜の反射防止特性を示すグラフである。
【図８】 シミュレーションで求めた反射防止特性を示
すグラフである。
すグラフである。
【図９】 シミュレーションで求めた反射防止特性を示
すグラフである。
すグラフである。
１・・・Ｓｉ基板、２・・・ｎ型ウェル、３・・・フィ
ールド酸化膜、４・・・ゲート酸化膜、５・・・多結晶
Ｓｉ膜、６・・・金属シリサイド膜、７・・・レジスト
膜、７ａ・・・レジストパターン、８・・・フォトマス
ク、９・・・入射光、１０・・・反射防止膜、１１・・
・応力緩和層、１２・・・サイドスペーサ、１３ａ・・
・浅いイオン注入領域、１３・・・イオン注入層、１４
・・・層間絶縁膜、１５・・・配線膜、１６・・・パッ
シベーション膜、１７・・・応力緩和層、１８・・・反
射防止膜
ールド酸化膜、４・・・ゲート酸化膜、５・・・多結晶
Ｓｉ膜、６・・・金属シリサイド膜、７・・・レジスト
膜、７ａ・・・レジストパターン、８・・・フォトマス
ク、９・・・入射光、１０・・・反射防止膜、１１・・
・応力緩和層、１２・・・サイドスペーサ、１３ａ・・
・浅いイオン注入領域、１３・・・イオン注入層、１４
・・・層間絶縁膜、１５・・・配線膜、１６・・・パッ
シベーション膜、１７・・・応力緩和層、１８・・・反
射防止膜
Claims (5)
- 【請求項１】 凹凸のある表面を有する半導体基板と、 前記半導体基板上に配置され、高融点金属とＳｉの化合
物よりなる導電体で形成された第１の層と、 前記第１の層上に形成された第２の層と、 前記第２の層上に形成され、上方より前記第１の層に入
射し、反射する光の強度を減少させる機能を有する反射
防止膜である第３の層と、を有し、前記第２の層が前記
第１の層および前記第３の層とは異なる組成からなり、
前記第１の層と前記第３の層の間に発生する応力を緩和
する機能を持つ半導体デバイス。 - 【請求項２】 前記第２の層が、Ｓｉを主成分とする単
体もしくは、化合物で形成された請求項１に記載の半導
体デバイス。 - 【請求項３】 前記第１の層の導電体がＷＳｉであり、
前記第２の層がアモルファスＳｉもしくは多結晶Ｓｉで
形成され、前記第３の層がＳｉＮx で形成された請求項
１に記載の半導体デバイス。 - 【請求項４】 前記第２の層のアモルファスＳｉの膜厚
が１００Å以上である請求項３に記載の半導体デバイ
ス。 - 【請求項５】 前記第１の層がデバイス上の配線もしく
はトランジスタのゲート電極を構成する請求項１〜４の
いずれかに記載の半導体デバイス。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24777694A JP3334370B2 (ja) | 1994-10-13 | 1994-10-13 | 半導体デバイス |
| US08/906,511 US5801399A (en) | 1994-10-13 | 1997-08-05 | Semiconductor device with antireflection film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24777694A JP3334370B2 (ja) | 1994-10-13 | 1994-10-13 | 半導体デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08115863A true JPH08115863A (ja) | 1996-05-07 |
| JP3334370B2 JP3334370B2 (ja) | 2002-10-15 |
Family
ID=17168487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24777694A Expired - Fee Related JP3334370B2 (ja) | 1994-10-13 | 1994-10-13 | 半導体デバイス |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5801399A (ja) |
| JP (1) | JP3334370B2 (ja) |
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| WO2023199659A1 (ja) * | 2022-04-15 | 2023-10-19 | 国立研究開発法人量子科学技術研究開発機構 | レジスト材料、レジストパターンの製造方法、及び、レジストパターン |
| CN117832296A (zh) * | 2024-01-16 | 2024-04-05 | 天合光能股份有限公司 | 太阳能电池及其制备方法 |
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| JPH11265987A (ja) * | 1998-01-16 | 1999-09-28 | Oki Electric Ind Co Ltd | 不揮発性メモリ及びその製造方法 |
| US7804115B2 (en) | 1998-02-25 | 2010-09-28 | Micron Technology, Inc. | Semiconductor constructions having antireflective portions |
| US6274292B1 (en) | 1998-02-25 | 2001-08-14 | Micron Technology, Inc. | Semiconductor processing methods |
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| KR100872981B1 (ko) * | 2007-07-19 | 2008-12-08 | 주식회사 동부하이텍 | 반도체 소자의 제조방법 |
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-
1994
- 1994-10-13 JP JP24777694A patent/JP3334370B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-05 US US08/906,511 patent/US5801399A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5801399A (en) | 1998-09-01 |
| JP3334370B2 (ja) | 2002-10-15 |
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