JP3466638B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
- Publication number
- JP3466638B2 JP3466638B2 JP09581492A JP9581492A JP3466638B2 JP 3466638 B2 JP3466638 B2 JP 3466638B2 JP 09581492 A JP09581492 A JP 09581492A JP 9581492 A JP9581492 A JP 9581492A JP 3466638 B2 JP3466638 B2 JP 3466638B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film
- shielding layer
- thin film
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ(Thin
Film Transistor、以下、「ＴＦＴ」という。)及びそ
の製造方法に関する。詳しくは、本発明は、液晶表示装
置あるいは光センサー等に用いるＴＦＴ及びそれを製造
するのに適した方法に関する。
Film Transistor、以下、「ＴＦＴ」という。)及びそ
の製造方法に関する。詳しくは、本発明は、液晶表示装
置あるいは光センサー等に用いるＴＦＴ及びそれを製造
するのに適した方法に関する。
【０００２】
【従来の技術】図７に従来の方法で製造された、液晶表
示装置あるいは光センサー等の透明基体上に形成された
ＴＦＴを示す。図７において、２１は透明基体、２２は
半導体層、２３はゲート絶縁膜、２４はゲート電極、２
５はソース／ドレイン領域、２６は金属配線、２７は層
間絶縁膜、２８は保護膜、２９は金属遮光層、３０は絶
縁膜である。このようなＴＦＴにおいて、光の半導体へ
の入射があると、ｏｆｆ電流の増加、あるいは閾値電圧
の変化等が生じるため、遮光手段を設けるのが一般的で
あった。従来、このような目的で遮光を行うためには、
図７に示すように、金属遮光層２９を形成したのち、半
導体層との絶縁を図るために絶縁膜３０を堆積するのが
一般的であった。
示装置あるいは光センサー等の透明基体上に形成された
ＴＦＴを示す。図７において、２１は透明基体、２２は
半導体層、２３はゲート絶縁膜、２４はゲート電極、２
５はソース／ドレイン領域、２６は金属配線、２７は層
間絶縁膜、２８は保護膜、２９は金属遮光層、３０は絶
縁膜である。このようなＴＦＴにおいて、光の半導体へ
の入射があると、ｏｆｆ電流の増加、あるいは閾値電圧
の変化等が生じるため、遮光手段を設けるのが一般的で
あった。従来、このような目的で遮光を行うためには、
図７に示すように、金属遮光層２９を形成したのち、半
導体層との絶縁を図るために絶縁膜３０を堆積するのが
一般的であった。
【０００３】
【発明が解決しようとする課題】しかしながら上記従来
例では金属遮光層および絶縁層をそれぞれ形成するため
に２回の膜堆積工程が必要であり、これがスループット
の低下につながるという欠点があった。
例では金属遮光層および絶縁層をそれぞれ形成するため
に２回の膜堆積工程が必要であり、これがスループット
の低下につながるという欠点があった。
【０００４】そこで、本発明は、前記欠点が解消された
薄膜トランジスタ及びその製造方法を提供することを課
題としている。
薄膜トランジスタ及びその製造方法を提供することを課
題としている。
【０００５】
【課題を解決するための手段】従って本発明は、薄膜ト
ランジスタにおいて、絶縁基体上に、金属遮光層、該遮
光層の表面を酸化又は窒化させて形成した第１絶縁層、
該第１絶縁層上に形成したＳｉ３Ｎ４膜、該Ｓｉ３Ｎ４
膜上に形成したＳｉＯ２膜、該ＳｉＯ２膜の中心部を除
去し露出した前記Ｓｉ３Ｎ４膜の露出部と該ＳｉＯ２膜
上に形成した単結晶Ｓｉの半導体層を有することとして
いる。
ランジスタにおいて、絶縁基体上に、金属遮光層、該遮
光層の表面を酸化又は窒化させて形成した第１絶縁層、
該第１絶縁層上に形成したＳｉ３Ｎ４膜、該Ｓｉ３Ｎ４
膜上に形成したＳｉＯ２膜、該ＳｉＯ２膜の中心部を除
去し露出した前記Ｓｉ３Ｎ４膜の露出部と該ＳｉＯ２膜
上に形成した単結晶Ｓｉの半導体層を有することとして
いる。
【０００６】さらに、本発明は、薄膜トランジスタの製
造方法において、絶縁基体上に形成された金属遮光層に
絶縁層を介して単結晶Ｓｉの半導体層が形成されている
薄膜トランジスタを製造する方法であって、前記絶縁基
体上に金属膜を堆積して前記遮光層を形成する工程と、
前記遮光層の表面を酸化又は窒化する工程と、この酸化
又は窒化された表面上にＳｉ３Ｎ４層を堆積する工程、
前記Ｓｉ３Ｎ４層の上にＳｉＯ２層を形成する工程、前
記ＳｉＯ２層の中心部を除去し、前記Ｓｉ３Ｎ４層の一
部を露出させる工程、前記Ｓｉ３Ｎ４層の露出部と前記
ＳｉＯ２層の上に前記単結晶Ｓｉの半導体層を堆積する
工程とを具備することとしている。
造方法において、絶縁基体上に形成された金属遮光層に
絶縁層を介して単結晶Ｓｉの半導体層が形成されている
薄膜トランジスタを製造する方法であって、前記絶縁基
体上に金属膜を堆積して前記遮光層を形成する工程と、
前記遮光層の表面を酸化又は窒化する工程と、この酸化
又は窒化された表面上にＳｉ３Ｎ４層を堆積する工程、
前記Ｓｉ３Ｎ４層の上にＳｉＯ２層を形成する工程、前
記ＳｉＯ２層の中心部を除去し、前記Ｓｉ３Ｎ４層の一
部を露出させる工程、前記Ｓｉ３Ｎ４層の露出部と前記
ＳｉＯ２層の上に前記単結晶Ｓｉの半導体層を堆積する
工程とを具備することとしている。
【０００７】参考例となる薄膜電界効果トランジスタ
（以下、単に薄膜トランジスタという。）を示す図１に
おいて、１は透明基体、２は半導体層、３はゲート絶縁
膜、４はゲート電極、５はソース／ドレイン領域、６は
金属配線、７は層間絶縁膜、８は保護膜、９は金属遮光
層、１０は絶縁膜である。本参考例においては、透明基
体１の上に、Ｔａ、Ｔｉ、Ｗ、Ｍｏ、Ｈｆなどの高融点
金属から構成される金属遮光層９を堆積した後に、この
遮光層９の少なくとも一部、即ち、その表面を酸化また
は窒化することにより絶縁膜１０を形成する。
（以下、単に薄膜トランジスタという。）を示す図１に
おいて、１は透明基体、２は半導体層、３はゲート絶縁
膜、４はゲート電極、５はソース／ドレイン領域、６は
金属配線、７は層間絶縁膜、８は保護膜、９は金属遮光
層、１０は絶縁膜である。本参考例においては、透明基
体１の上に、Ｔａ、Ｔｉ、Ｗ、Ｍｏ、Ｈｆなどの高融点
金属から構成される金属遮光層９を堆積した後に、この
遮光層９の少なくとも一部、即ち、その表面を酸化また
は窒化することにより絶縁膜１０を形成する。
【０００８】さらに、前記遮光層を構成する金属は、Ｔ
ａ、Ｔｉ、Ｗ、Ｍｏ及びＨｆからなる群から選ばれた高
融点金属である。
ａ、Ｔｉ、Ｗ、Ｍｏ及びＨｆからなる群から選ばれた高
融点金属である。
【０００９】また、前記遮光層は、Ｔａ、Ｔｉ、Ｗ、Ｍ
ｏ及びＨｆからなる群から選ばれた高融点金属のＳｉ化
合物から構成される。
ｏ及びＨｆからなる群から選ばれた高融点金属のＳｉ化
合物から構成される。
【００１０】
【実施例】(実施例１)
（１）図２に示す様に、石英基体１１を素子形成領域の
み４０００Åの深さでエッチングした後、高融点金属例
えばタンタル（Ｔａ）膜をスパッタ法で５０００Å堆積
して金属遮光層１９を設け、ついで素子形成領域にだけ
残るようにその遮光層１９をパターニングした。その
後、その基体を熱酸化炉に入れて酸素雰囲気で酸化する
ことにより絶縁層２０としてのＴａ2Ｏ5 膜を２０００Å
の厚さで形成した。次に前記基体上に減圧ＣＶＤ法によ
り核形成面となるべきＳｉ3Ｎ4層１０１を５００Åの厚
さで堆積した。次に非核形成面となるべきＳｉＯ2 層１
０２を５００Åの厚さで常圧ＣＶＤ法により堆積した
後、素子形成領域の中心部に２μｍ角でＳｉＯ2 層のみ
をエッチングした。
み４０００Åの深さでエッチングした後、高融点金属例
えばタンタル（Ｔａ）膜をスパッタ法で５０００Å堆積
して金属遮光層１９を設け、ついで素子形成領域にだけ
残るようにその遮光層１９をパターニングした。その
後、その基体を熱酸化炉に入れて酸素雰囲気で酸化する
ことにより絶縁層２０としてのＴａ2Ｏ5 膜を２０００Å
の厚さで形成した。次に前記基体上に減圧ＣＶＤ法によ
り核形成面となるべきＳｉ3Ｎ4層１０１を５００Åの厚
さで堆積した。次に非核形成面となるべきＳｉＯ2 層１
０２を５００Åの厚さで常圧ＣＶＤ法により堆積した
後、素子形成領域の中心部に２μｍ角でＳｉＯ2 層のみ
をエッチングした。
【００１１】（２）この基体をＣＶＤ装置に設置し、１
５０Ｔｏｒｒ、１０５０℃、ＳｉＨ2Ｃｌ2／ＨＣｌ／Ｈ
2 ＝０．５３／１．６／１００（ｌ／ｍｉｎ）の条件で
結晶形成処理し、図２に示すように、約高さ２０μｍ、
直径４０μｍの山形のＳｉ単結晶が各形成面を起点とし
て形成された。
５０Ｔｏｒｒ、１０５０℃、ＳｉＨ2Ｃｌ2／ＨＣｌ／Ｈ
2 ＝０．５３／１．６／１００（ｌ／ｍｉｎ）の条件で
結晶形成処理し、図２に示すように、約高さ２０μｍ、
直径４０μｍの山形のＳｉ単結晶が各形成面を起点とし
て形成された。
【００１２】（３）その後、コロイダルシリカ(平均粒
径０．０１μｍ)を含んだ加工液を用いて通常行われて
いるシリコンウエハの表面研磨装置にて、圧力２２０ｇ
／ｃｍ2 、温度３０〜４０℃の範囲で研磨した。この結
果、図３に示すように、シリコン単結晶の研磨は、シリ
コン単結晶が素子形成領域の外のＳｉＯ2 膜と同じ高さ
になったところで研磨が停止され、膜厚４０００ű２
００Åの平坦なＳｉ単結晶層１２´が得られた(図３)。
径０．０１μｍ)を含んだ加工液を用いて通常行われて
いるシリコンウエハの表面研磨装置にて、圧力２２０ｇ
／ｃｍ2 、温度３０〜４０℃の範囲で研磨した。この結
果、図３に示すように、シリコン単結晶の研磨は、シリ
コン単結晶が素子形成領域の外のＳｉＯ2 膜と同じ高さ
になったところで研磨が停止され、膜厚４０００ű２
００Åの平坦なＳｉ単結晶層１２´が得られた(図３)。
【００１３】（４）次に図４に示すように、この基体を
石英管内でＯ2 雰囲気、１０００℃、２５分間加熱して
熱酸化を行うことにより、４５０ÅのゲートＳｉＯ2 膜
１３を形成した(図４)。
石英管内でＯ2 雰囲気、１０００℃、２５分間加熱して
熱酸化を行うことにより、４５０ÅのゲートＳｉＯ2 膜
１３を形成した(図４)。
【００１４】（５）その後、通常のＭＯＳ製造プロセス
と同様にして、減圧ＣＶＤ法によりｐｏｌｙ−Ｓｉ層を
堆積させた後、 31 Ｐ + (リン)を加速電圧７０ｋｅＶで８
×１０15ｃｍ-2注入し、さらにパターニングすることに
よりゲート電極１４を形成した(図４)。
と同様にして、減圧ＣＶＤ法によりｐｏｌｙ−Ｓｉ層を
堆積させた後、 31 Ｐ + (リン)を加速電圧７０ｋｅＶで８
×１０15ｃｍ-2注入し、さらにパターニングすることに
よりゲート電極１４を形成した(図４)。
【００１５】（６）ゲート電極１４をマスクとして、31
Ｐ+ (リン)を加速電圧９５ｋｅＶで２×１０15ｃｍ-2注
入した後、９５０℃、３０分間の熱処理を行ない、ソー
ス／ドレイン領域１５を形成した(図５)。
Ｐ+ (リン)を加速電圧９５ｋｅＶで２×１０15ｃｍ-2注
入した後、９５０℃、３０分間の熱処理を行ない、ソー
ス／ドレイン領域１５を形成した(図５)。
【００１６】（７）次に図６に示すように、層間絶縁膜
１７として、常圧ＣＶＤ法によりＰＳＧ膜６０００Åを
堆積した後、コンタクトホールを形成し、スパッタ法に
よりＡｌ−Ｓｉ（１％）膜を１μｍ堆積させた後、パタ
ーニングすることにより配線１６を形成した。最後に保
護膜１８として、常圧ＣＶＤ法によりＰＳＧ膜６０００
Åを堆積させた。
１７として、常圧ＣＶＤ法によりＰＳＧ膜６０００Åを
堆積した後、コンタクトホールを形成し、スパッタ法に
よりＡｌ−Ｓｉ（１％）膜を１μｍ堆積させた後、パタ
ーニングすることにより配線１６を形成した。最後に保
護膜１８として、常圧ＣＶＤ法によりＰＳＧ膜６０００
Åを堆積させた。
【００１７】(参考例１)
（１）石英基体１１上に金属遮光層となるチタン（Ｔ
ｉ）膜をスパッタ法で５０００Åの厚さで堆積した後、
素子形成領域にのみ残るようにパターニングした。その
後、その基体を熱酸化炉に入れ酸素雰囲気で酸化するこ
とにより、絶縁層であるＴｉＯ2 膜を２０００Åの厚さ
で形成した。
ｉ）膜をスパッタ法で５０００Åの厚さで堆積した後、
素子形成領域にのみ残るようにパターニングした。その
後、その基体を熱酸化炉に入れ酸素雰囲気で酸化するこ
とにより、絶縁層であるＴｉＯ2 膜を２０００Åの厚さ
で形成した。
【００１８】（２）その基体上に、減圧ＣＶＤ法により
８００Åの厚さのｐｏｌｙ−Ｓｉ層を堆積させた後、Ｓ
ｉをイオン打ち込みすることにより非晶質化させた。
８００Åの厚さのｐｏｌｙ−Ｓｉ層を堆積させた後、Ｓ
ｉをイオン打ち込みすることにより非晶質化させた。
【００１９】（３）次に非晶質シリコン層を４μｍピッ
チで１μｍ×１μｍの大きさにパターニングした後、Ｎ
2 雰囲気で６００℃、１００時間のアニールを行うこと
により固相成長させた。
チで１μｍ×１μｍの大きさにパターニングした後、Ｎ
2 雰囲気で６００℃、１００時間のアニールを行うこと
により固相成長させた。
【００２０】（４）次に選択エピタキシャル成長を用い
て、ＳｉＨ4 とＨＣｌガスを原料ガスとしＳｉを２μｍ
の厚さで堆積させた。
て、ＳｉＨ4 とＨＣｌガスを原料ガスとしＳｉを２μｍ
の厚さで堆積させた。
【００２１】（５）その後、前記の単結晶をミラーポリ
ッシュ法により３０００Åまで研磨した。これにより石
英基体１１上に４μｍピッチで厚さ３０００Åのメッシ
ュ状の単結晶層が形成された。
ッシュ法により３０００Åまで研磨した。これにより石
英基体１１上に４μｍピッチで厚さ３０００Åのメッシ
ュ状の単結晶層が形成された。
【００２２】（６）その後、実施例1と同様に、石英管
内でＯ2 雰囲気、１０００℃、２５分間の熱酸化を行う
ことにより非晶質シリコン層を酸化し、４５０ÅのＳｉ
Ｏ2膜を形成した。
内でＯ2 雰囲気、１０００℃、２５分間の熱酸化を行う
ことにより非晶質シリコン層を酸化し、４５０ÅのＳｉ
Ｏ2膜を形成した。
【００２３】（７）その後、実施例１と同様に、通常の
ＭＯＳ製造プロセスを用いてゲート電極を形成した後、
31Ｐ+ (リン)をイオン注入することによりソース／ドレ
イン領域を形成した。
ＭＯＳ製造プロセスを用いてゲート電極を形成した後、
31Ｐ+ (リン)をイオン注入することによりソース／ドレ
イン領域を形成した。
【００２４】次に層間絶縁膜としてＰＳＧ膜を６０００
Åの厚さで堆積させてコンタクトホールを形成した。そ
の後、Ａｌ−Ｓｉ（１％）により配線を形成し、最後に
保護膜としてプラズマＣＶＤ法によりＳｉＮ膜を８００
０Åの厚さで堆積させた。
Åの厚さで堆積させてコンタクトホールを形成した。そ
の後、Ａｌ−Ｓｉ（１％）により配線を形成し、最後に
保護膜としてプラズマＣＶＤ法によりＳｉＮ膜を８００
０Åの厚さで堆積させた。
【００２５】(参考例２)以下に
ｐｏｌｙ−ＳｉＴＦＴを製造する例を説明する。
【００２６】（１）石英基体１１上に金属遮光層９とな
るタングステン（Ｗ）膜をスパッタ法で５０００Åの厚
さで堆積した後、素子形成領域にのみ残るようにパター
ニングした。その後、基体を熱酸化炉に入れ酸素雰囲気
で酸化することにより、ＷＯ3 膜を２０００Åの厚さで
形成した。
るタングステン（Ｗ）膜をスパッタ法で５０００Åの厚
さで堆積した後、素子形成領域にのみ残るようにパター
ニングした。その後、基体を熱酸化炉に入れ酸素雰囲気
で酸化することにより、ＷＯ3 膜を２０００Åの厚さで
形成した。
【００２７】（２）石英基体上に減圧ＣＶＤ法を用いて
ｐｏｌｙ−Ｓｉ層を３０００Åの厚さで堆積させた。
ｐｏｌｙ−Ｓｉ層を３０００Åの厚さで堆積させた。
【００２８】（３）次に前記基体を石英管内でＯ2 雰囲
気、１０００℃、３５分間の熱酸化を行うことにより、
厚さ１０００ÅのＳｉＯ2 膜を形成した。
気、１０００℃、３５分間の熱酸化を行うことにより、
厚さ１０００ÅのＳｉＯ2 膜を形成した。
【００２９】（４）その後、実施例１と同様に、通常の
ＭＯＳ製造プロセスを用いてゲート電極を形成した後、
31Ｐ+ (リン)をイオン注入することによりソース／ドレ
イン領域を形成した。次に層間絶縁膜としてＰＳＧ膜を
６０００Åの厚さで堆積させコンタクトホールを形成し
た。その後、Ａｌ−Ｓｉ（１％）により配線を形成し、
最後に保護膜としてプラズマＣＶＤ法によりＳｉＮ膜を
８０００Åの厚さで堆積させた。
ＭＯＳ製造プロセスを用いてゲート電極を形成した後、
31Ｐ+ (リン)をイオン注入することによりソース／ドレ
イン領域を形成した。次に層間絶縁膜としてＰＳＧ膜を
６０００Åの厚さで堆積させコンタクトホールを形成し
た。その後、Ａｌ−Ｓｉ（１％）により配線を形成し、
最後に保護膜としてプラズマＣＶＤ法によりＳｉＮ膜を
８０００Åの厚さで堆積させた。
【００３０】
【発明の効果】以上に説明したように、本発明によれ
ば、従来の堆積法により金属遮光層と半導体層の絶縁層
とを別個の工程で形成する場合と比較して、熱酸化法又
は熱窒化法により一度に大量の基体を一括処理できるよ
うになったため、スループットが上がり、製造コストの
低減を実現することができる。
ば、従来の堆積法により金属遮光層と半導体層の絶縁層
とを別個の工程で形成する場合と比較して、熱酸化法又
は熱窒化法により一度に大量の基体を一括処理できるよ
うになったため、スループットが上がり、製造コストの
低減を実現することができる。
【図１】参考例としての薄膜トランジスタの断面図。
【図２】本発明の薄膜トランジスタを製造する工程を示
す断面図。
す断面図。
【図３】図２の次の工程を示す断面図。
【図４】図３の次の工程を示す断面図。
【図５】図４の次の工程を示す断面図。
【図６】図５の次の工程を示す断面図。
【図７】従来の方法で製造された薄膜トランジスタを示
す断面図。
す断面図。
１，２１ 透明基体
１１ 石英基体
２，１２，１２´，２２ 半導体層
３，１３，２３ ゲート絶縁膜
４，１４，２４ ゲート電極
５，１５，２５ ソース／ドレイン領域
６，１６，２６ 金属配線
７，１７，２７ 層間絶縁膜
８，１８，２８ 保護膜
９，１９，２９ 金属遮光層
１０，２０，３０ 絶縁膜１０１ Ｓｉ 3 Ｎ 4 層 １０２ ＳｉＯ 2 層
フロントページの続き
(56)参考文献 特開 昭58−12353（ＪＰ，Ａ)
特開 平２−15676（ＪＰ，Ａ)
特開 昭63−21336（ＪＰ，Ａ)
特開 平３−68137（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 27/12
H01L 27/14
G02F 1/136 500
Claims (6)
- 【請求項１】 絶縁基体上に、金属遮光層、該遮光層の
表面を酸化又は窒化させて形成した第１絶縁層、該第１
絶縁層上に形成したＳｉ３Ｎ４膜、該Ｓｉ３Ｎ４膜上に
形成したＳｉＯ２膜、該ＳｉＯ２膜の中心部を除去し露
出した前記Ｓｉ３Ｎ４膜の露出部と該ＳｉＯ２膜上に形
成した単結晶Ｓｉの半導体層を有することを特徴とする
薄膜トランジスタ。 - 【請求項２】 前記遮光層を構成する金属が、Ｔａ、Ｔ
ｉ、Ｗ、Ｍｏ及びＨｆからなる群から選ばれた高融点金
属である請求項１記載の薄膜トランジスタ。 - 【請求項３】 前記遮光層が、Ｔａ、Ｔｉ、Ｗ、Ｍｏ及
びＨｆからなる群から選ばれた高融点金属のＳｉ化合物
から構成される請求項１記載の薄膜トランジスタ。 - 【請求項４】 絶縁基体上に形成された金属遮光層に絶
縁層を介して単結晶Ｓｉの半導体層が形成されている薄
膜トランジスタを製造する方法であって、前記絶縁基体
上に金属膜を堆積して前記遮光層を形成する工程と、前
記遮光層の表面を酸化又は窒化する工程と、この酸化又
は窒化された表面上にＳｉ３Ｎ４層を堆積する工程、前
記Ｓｉ３Ｎ４層の上にＳｉＯ２層を形成する工程、前記
ＳｉＯ２層の中心部を除去し、前記Ｓｉ３Ｎ４層の一部
を露出させる工程、前記Ｓｉ３Ｎ４層の露出部と前記Ｓ
ｉＯ２層の上に前記単結晶Ｓｉの半導体層を堆積する工
程とを具備することを特徴とする薄膜トランジスタの製
造方法。 - 【請求項５】 前記遮光層を構成する金属が、Ｔａ、Ｔ
ｉ、Ｗ、Ｍｏ及びＨｆからなる群から選ばれた高融点金
属である請求項４記載の方法。 - 【請求項６】 前記遮光層が、Ｔａ、Ｔｉ、Ｗ、Ｍｏ及
びＨｆからなる群から選ばれた高融点金属のＳｉ化合物
から構成される請求項４記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09581492A JP3466638B2 (ja) | 1992-03-23 | 1992-03-23 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09581492A JP3466638B2 (ja) | 1992-03-23 | 1992-03-23 | 薄膜トランジスタ及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000382280A Division JP2001210835A (ja) | 2000-12-15 | 2000-12-15 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267671A JPH05267671A (ja) | 1993-10-15 |
| JP3466638B2 true JP3466638B2 (ja) | 2003-11-17 |
Family
ID=14147897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09581492A Expired - Fee Related JP3466638B2 (ja) | 1992-03-23 | 1992-03-23 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3466638B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3334370B2 (ja) * | 1994-10-13 | 2002-10-15 | ヤマハ株式会社 | 半導体デバイス |
| TWI482287B (zh) | 2013-04-24 | 2015-04-21 | Au Optronics Corp | 電激發光顯示面板及其製造方法 |
-
1992
- 1992-03-23 JP JP09581492A patent/JP3466638B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05267671A (ja) | 1993-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07321323A (ja) | 薄膜トランジスタおよびその製造方法 | |
| US5306653A (en) | Method of making thin film transistors | |
| JP3349356B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3466638B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3279369B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP3209600B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3213437B2 (ja) | 半導体装置 | |
| JP3125931B2 (ja) | 半導体作製方法 | |
| JPH0888363A (ja) | 半導体装置及びその製造方法 | |
| JP2001210835A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPS63250178A (ja) | 薄膜半導体装置の製造方法 | |
| JP3025342B2 (ja) | 薄膜トランジスタおよびその形成方法 | |
| JP2939818B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3644977B2 (ja) | 多結晶シリコン薄膜トランジスタの製造方法 | |
| JP3469944B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2000223712A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH07122752A (ja) | 薄膜トランジスタの製造方法 | |
| JPH02143463A (ja) | 薄膜トランジスター | |
| JP3038898B2 (ja) | 薄膜半導体装置の製造方法 | |
| JPH0563195A (ja) | 超薄膜トランジスタ及びその製造方法 | |
| JP3147930B2 (ja) | 多結晶シリコン高抵抗素子の製造方法 | |
| JPH041497B2 (ja) | ||
| JPS62104078A (ja) | 半導体集積回路装置の製造方法 | |
| JP3162897B2 (ja) | 薄膜トランジスタ及び薄膜トランジスタの製造方法 | |
| JP3133861B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070829 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100829 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |