JP3209600B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高集積化した薄膜トラ
ンジスタの製造方法に関するものである。
ンジスタの製造方法に関するものである。
【０００２】
【従来の技術】従来、絶縁基板上に形成する薄膜トラン
ジスタを高集積化し、高性能な集積回路を得ようとする
研究が盛んに行なわれている。
ジスタを高集積化し、高性能な集積回路を得ようとする
研究が盛んに行なわれている。
【０００３】この薄膜トランジスタを用いて高性能な集
積回路を形成するには、従来、薄膜トランジスタのゲー
ト長を短くして小型の薄膜トランジスタを形成し、絶縁
基板上に配列して集積回路を形成する方法が用いられて
いる。
積回路を形成するには、従来、薄膜トランジスタのゲー
ト長を短くして小型の薄膜トランジスタを形成し、絶縁
基板上に配列して集積回路を形成する方法が用いられて
いる。
【０００４】また、更に集積度を高くするために、薄膜
トランジスタ上に別の薄膜トランジスタを積層する構造
も研究されている。図７は、このような従来の２層構造
の薄膜トランジスタを示す断面図であり、図５はこの薄
膜トランジスタにより構成されたインバータを示す回路
図である。
トランジスタ上に別の薄膜トランジスタを積層する構造
も研究されている。図７は、このような従来の２層構造
の薄膜トランジスタを示す断面図であり、図５はこの薄
膜トランジスタにより構成されたインバータを示す回路
図である。
【０００５】図７において、１は絶縁基板、２は第１の
シリコン薄膜、３は第１のゲート絶縁膜、４はゲート電
極、５は第１のソース、６は第１のドレイン、７は第２
のゲート絶縁膜、８は第２のシリコン薄膜、９はレジス
ト、１０は第２のソース、１１は第２のドレインであ
る。
シリコン薄膜、３は第１のゲート絶縁膜、４はゲート電
極、５は第１のソース、６は第１のドレイン、７は第２
のゲート絶縁膜、８は第２のシリコン薄膜、９はレジス
ト、１０は第２のソース、１１は第２のドレインであ
る。
【０００６】図５，図７のインバータにおいて、ゲート
電極４に入力（ＶIN）を加えると、第１のシリコン薄膜
２に形成した薄膜トランジスタがＯＦＦし、第２のシリ
コン薄膜８に形成した薄膜トランジスタがＯＮする様に
動作し、出力（ＶOUT ）が得られる。
電極４に入力（ＶIN）を加えると、第１のシリコン薄膜
２に形成した薄膜トランジスタがＯＦＦし、第２のシリ
コン薄膜８に形成した薄膜トランジスタがＯＮする様に
動作し、出力（ＶOUT ）が得られる。
【０００７】製造方法としては、図７に示す様に、ま
ず、絶縁基板１上に第１のシリコン薄膜２を堆積した
後、ホトリソ工程によりシリコン薄膜２を島状にし、第
１のゲート絶縁膜３、ゲート電極４を形成し、第１のシ
リコン薄膜２に高濃度のボロンをゲート電極４をマスク
にして拡散し、第１のソース５と第１のドレイン６を形
成する。
ず、絶縁基板１上に第１のシリコン薄膜２を堆積した
後、ホトリソ工程によりシリコン薄膜２を島状にし、第
１のゲート絶縁膜３、ゲート電極４を形成し、第１のシ
リコン薄膜２に高濃度のボロンをゲート電極４をマスク
にして拡散し、第１のソース５と第１のドレイン６を形
成する。
【０００８】さらに、ゲート電極４上に第２のゲート絶
縁膜７を形成し、第２のシリコン薄膜８を堆積した後、
レジスト９をマスクにして第２のシリコン薄膜８に高濃
度のリンを拡散して第２のソース１０と第２のドレイン
１１を形成する。
縁膜７を形成し、第２のシリコン薄膜８を堆積した後、
レジスト９をマスクにして第２のシリコン薄膜８に高濃
度のリンを拡散して第２のソース１０と第２のドレイン
１１を形成する。
【０００９】また、従来、液晶表示素子、あるいは密着
型センサー等に用いられる薄膜トランジスタとしては、
非晶質シリコン、あるいは多結晶シリコンを用いた図１
６、あるいは図１７の断面図に示すような一般に逆スタ
ガ構造と呼ばれる構造のものが用いられている。
型センサー等に用いられる薄膜トランジスタとしては、
非晶質シリコン、あるいは多結晶シリコンを用いた図１
６、あるいは図１７の断面図に示すような一般に逆スタ
ガ構造と呼ばれる構造のものが用いられている。
【００１０】図１６、図１７において、６１は透明絶縁
基板、６４は半導体層、６６はソース、ドレイン領域、
６３はゲート絶縁膜、６２はゲート電極、６５は層間絶
縁膜、７０は保護膜である。
基板、６４は半導体層、６６はソース、ドレイン領域、
６３はゲート絶縁膜、６２はゲート電極、６５は層間絶
縁膜、７０は保護膜である。
【００１１】しかし近年、高精細表示に対応させるため
に、薄膜トランジスタの動作スピードを早めるとともに
増幅率を大きくすることが必要となってきた。
に、薄膜トランジスタの動作スピードを早めるとともに
増幅率を大きくすることが必要となってきた。
【００１２】増幅率を大きくする１つの方法として、図
１８に示すような半導体層の上下にゲートを設けること
が考えられている。
１８に示すような半導体層の上下にゲートを設けること
が考えられている。
【００１３】図１８において、６２は下部ゲート電極、
６３は下部ゲート絶縁膜、６７は上部ゲート絶縁膜、６
８は上部ゲート電極である。
６３は下部ゲート絶縁膜、６７は上部ゲート絶縁膜、６
８は上部ゲート電極である。
【００１４】
【発明が解決しようとしている課題】しかしながら、上
記図７の従来例では、第２のシリコン薄膜８と第２のソ
ース１０および第２のドレイン１１の接合面Ｓ１，Ｓ２
をゲート電極４の幅の内側にするために、マスクアライ
ナーの合わせ精度をΔＬとすると、ゲート電極４の長さ
はＬ＋２ΔＬ必要となる。
記図７の従来例では、第２のシリコン薄膜８と第２のソ
ース１０および第２のドレイン１１の接合面Ｓ１，Ｓ２
をゲート電極４の幅の内側にするために、マスクアライ
ナーの合わせ精度をΔＬとすると、ゲート電極４の長さ
はＬ＋２ΔＬ必要となる。
【００１５】従って、第１のシリコン薄膜２に形成する
薄膜トランジスタの長さが、積層しない場合に比べ２Δ
Ｌ長くなる。その結果、薄膜トランジスタの面積が大き
くなり、積層化による集積度の向上と、小型の薄膜トラ
ンジスタを形成して特性の向上を計るという効果が小さ
くなるという欠点があった。
薄膜トランジスタの長さが、積層しない場合に比べ２Δ
Ｌ長くなる。その結果、薄膜トランジスタの面積が大き
くなり、積層化による集積度の向上と、小型の薄膜トラ
ンジスタを形成して特性の向上を計るという効果が小さ
くなるという欠点があった。
【００１６】また、前記図１８の従来例においては、下
部ゲート電極６２と上部ゲート電極６８を光学的に位置
合わせするために、位置合わせマージン（ａ）が必要と
なる。
部ゲート電極６２と上部ゲート電極６８を光学的に位置
合わせするために、位置合わせマージン（ａ）が必要と
なる。
【００１７】このため、下部ゲート電極６２と上部ゲー
ト電極６８間、及び下部ゲート電極６２とソース、ドレ
イン領域６６間に寄生容量が発生し、これはトランジス
タの動作速度の低下につながるという問題があった。
ト電極６８間、及び下部ゲート電極６２とソース、ドレ
イン領域６６間に寄生容量が発生し、これはトランジス
タの動作速度の低下につながるという問題があった。
【００１８】（発明の目的） 本発明の目的は、高集積化した薄膜トランジスタを実現
することにあり、また２層構造の薄膜トランジスタにお
ける位置合わせマージンを不要とする製造方法により、
寄生容量の発生や、動作速度の低下のない薄膜トランジ
スタを実現することにある。
することにあり、また２層構造の薄膜トランジスタにお
ける位置合わせマージンを不要とする製造方法により、
寄生容量の発生や、動作速度の低下のない薄膜トランジ
スタを実現することにある。
【００１９】
【課題を解決するための手段及び作用】本発明は、上述
した課題を解決するための手段として、透明基体上に半
導体層の上下に複数のゲート電極を積層して有する薄膜
トランジスタにおいて、 前記透明基体上に下部のゲート
電極を形成した後、下部ゲート絶縁膜、半導体層、層間
絶縁膜を順に堆積する工程と、 前記下部ゲート電極に相
当する部分の前記層間絶縁膜を選択的に除去する工程
と、 前記除去した部分に、上部ゲート絶縁膜を形成し、
更に上部ゲート電極を形成する工程とを有し、 前記層間
絶縁膜の下部ゲート電極に相当する部分を選択的に除去
する工程とし て、 前記透明基体上に遮光性の前記下部ゲ
ート電極を形成する工程と、 該基体を反応容器に入れ、
該反応容器内に、主原料ガスと、プラズマによって励起
されても単独では前記基体上に堆積しない副原料ガスと
を導入する工程と、 前記導入ガスに吸収される波長を含
まない光を、前記基体の裏面から前記遮光性の下部ゲー
ト電極をマスクとして照射しながら、前記主原料ガスを
プラズマ励起された前記副原料ガスと反応させ、該反応
生成物を前記層間絶縁膜として堆積する工程と、 前記光
照射を受けながら堆積された層間絶縁膜と、前記遮光性
の下部ゲート電極により遮光されて堆積された層間絶縁
膜のエッチング速度の違いを利用して、選択的エッチン
グにより、前記下部ゲート電極に相当する部分の層間絶
縁膜のみを除去する工程と、を含むことを特徴とする。
した課題を解決するための手段として、透明基体上に半
導体層の上下に複数のゲート電極を積層して有する薄膜
トランジスタにおいて、 前記透明基体上に下部のゲート
電極を形成した後、下部ゲート絶縁膜、半導体層、層間
絶縁膜を順に堆積する工程と、 前記下部ゲート電極に相
当する部分の前記層間絶縁膜を選択的に除去する工程
と、 前記除去した部分に、上部ゲート絶縁膜を形成し、
更に上部ゲート電極を形成する工程とを有し、 前記層間
絶縁膜の下部ゲート電極に相当する部分を選択的に除去
する工程とし て、 前記透明基体上に遮光性の前記下部ゲ
ート電極を形成する工程と、 該基体を反応容器に入れ、
該反応容器内に、主原料ガスと、プラズマによって励起
されても単独では前記基体上に堆積しない副原料ガスと
を導入する工程と、 前記導入ガスに吸収される波長を含
まない光を、前記基体の裏面から前記遮光性の下部ゲー
ト電極をマスクとして照射しながら、前記主原料ガスを
プラズマ励起された前記副原料ガスと反応させ、該反応
生成物を前記層間絶縁膜として堆積する工程と、 前記光
照射を受けながら堆積された層間絶縁膜と、前記遮光性
の下部ゲート電極により遮光されて堆積された層間絶縁
膜のエッチング速度の違いを利用して、選択的エッチン
グにより、前記下部ゲート電極に相当する部分の層間絶
縁膜のみを除去する工程と、を含むことを特徴とする。
【００２０】
【作用】本発明によれば、半導体層の上下にゲート絶縁
膜を介してゲート電極を有する透明基体上の薄膜トラン
ジスタの製造方法として、下部のゲート電極（図８に示
す５２）を形成した後、下部ゲート絶縁膜（図８の５
３）、半導体層（５４）を堆積した後、ソース、ドレイ
ン領域（５６）を形成し、その後、層間絶縁膜（５５）
を堆積した後、前記層間絶縁膜（５５）の下部ゲート電
極（５２）に相当する部分を選択的に除去し、上部ゲー
ト絶縁膜（５７）を形成し、上部ゲート電極（５８）を
形成することにより、上下のゲート電極をセルフ・アラ
イン（自己整合）により形成するようにしたものであ
る。
膜を介してゲート電極を有する透明基体上の薄膜トラン
ジスタの製造方法として、下部のゲート電極（図８に示
す５２）を形成した後、下部ゲート絶縁膜（図８の５
３）、半導体層（５４）を堆積した後、ソース、ドレイ
ン領域（５６）を形成し、その後、層間絶縁膜（５５）
を堆積した後、前記層間絶縁膜（５５）の下部ゲート電
極（５２）に相当する部分を選択的に除去し、上部ゲー
ト絶縁膜（５７）を形成し、上部ゲート電極（５８）を
形成することにより、上下のゲート電極をセルフ・アラ
イン（自己整合）により形成するようにしたものであ
る。
【００２１】（実施態様例） 以下、本発明の製造方法の概略とその実施態様例を述べ
る。
る。
【００２２】まず、透明基板上に、遮光性の材料を用い
て下部ゲート電極を形成する。このようなゲート電極材
料としては、Ａｌ，Ｃｒ，Ｗ，Ｍｏ，Ｔａ，Ｔｉ等の金
属あるいはＡｌＳｉ，ＷＳｉ，ＭｏＳｉ，ＴａＳｉ，Ｔ
ｉＳｉ等の金属のＳｉ化合物などが考えられる。
て下部ゲート電極を形成する。このようなゲート電極材
料としては、Ａｌ，Ｃｒ，Ｗ，Ｍｏ，Ｔａ，Ｔｉ等の金
属あるいはＡｌＳｉ，ＷＳｉ，ＭｏＳｉ，ＴａＳｉ，Ｔ
ｉＳｉ等の金属のＳｉ化合物などが考えられる。
【００２３】その後、ＣＶＤ（化学蒸着）法、スパッタ
リング法等の堆積法により、下部ゲート絶縁膜を堆積さ
せ、その後、半導体層として非晶質シリコン、多結晶シ
リコン、単結晶シリコン等を堆積させる。
リング法等の堆積法により、下部ゲート絶縁膜を堆積さ
せ、その後、半導体層として非晶質シリコン、多結晶シ
リコン、単結晶シリコン等を堆積させる。
【００２４】その後、層間絶縁膜を堆積するのである
が、この堆積方法としては、励起により単独でも基板上
に堆積し得る主原料ガスを、電極の設置されていないガ
ス導入口から反応容器の内部に導入し、励起された副原
料ガスを反応させると同時に、基板の裏面より導入ガス
に吸収されない紫外光、可視光、赤外光などを照射する
ことにより絶縁膜を堆積させる。
が、この堆積方法としては、励起により単独でも基板上
に堆積し得る主原料ガスを、電極の設置されていないガ
ス導入口から反応容器の内部に導入し、励起された副原
料ガスを反応させると同時に、基板の裏面より導入ガス
に吸収されない紫外光、可視光、赤外光などを照射する
ことにより絶縁膜を堆積させる。
【００２５】この様な光の光源としては、例えばＨｇラ
ンプ、Ｘｅランプ、Ｘｅ−Ｈｇランプ、Ｗランプ、ハロ
ゲンランプ等、あるいはＮ2 レーザ、Ａｒレーザ、ＹＡ
Ｇレーザ、ＣＯ2 レーザ、エキシマレーザ等が上げられ
る。
ンプ、Ｘｅランプ、Ｘｅ−Ｈｇランプ、Ｗランプ、ハロ
ゲンランプ等、あるいはＮ2 レーザ、Ａｒレーザ、ＹＡ
Ｇレーザ、ＣＯ2 レーザ、エキシマレーザ等が上げられ
る。
【００２６】また主原料ガスとしては、Ｓｉを含むＳｉ
Ｈ4 、Ｓｉ2 Ｈ6 等のガス、あるいはＳｉ（ＯＣ2 Ｈ
5 ）4 等のＳｉ系有機化合物などが上げられる。
Ｈ4 、Ｓｉ2 Ｈ6 等のガス、あるいはＳｉ（ＯＣ2 Ｈ
5 ）4 等のＳｉ系有機化合物などが上げられる。
【００２７】また、副原料ガスとしては、酸素原子を含
むガス、窒素原子を含むガス等が上げられる。
むガス、窒素原子を含むガス等が上げられる。
【００２８】上記のような方法で堆積された絶縁膜で
は、遮光性の下部ゲート電極のために光の照射されなか
った部分は、光が照射されていた部分と比較するとエッ
チング速度が早くなるため、その後エッチング処理する
ことにより、光の照射されなかった部分、すなわち下部
ゲート電極に相当する部分は完全にエッチングされて
も、光が照射されていた他の部分は層間絶縁膜が残る。
は、遮光性の下部ゲート電極のために光の照射されなか
った部分は、光が照射されていた部分と比較するとエッ
チング速度が早くなるため、その後エッチング処理する
ことにより、光の照射されなかった部分、すなわち下部
ゲート電極に相当する部分は完全にエッチングされて
も、光が照射されていた他の部分は層間絶縁膜が残る。
【００２９】その後、半導体層上に上部ゲート絶縁膜を
形成する。この方法としては、下部ゲート絶縁膜と同様
に、ＣＶＤ法、スパッタリング法等の堆積法あるいは熱
酸化法等の酸化法が考えられる。
形成する。この方法としては、下部ゲート絶縁膜と同様
に、ＣＶＤ法、スパッタリング法等の堆積法あるいは熱
酸化法等の酸化法が考えられる。
【００３０】その後、下部ゲート電極と同様の金属ある
いは多結晶シリコンにより上部ゲート電極を形成するこ
とにより、上下のゲート電極がセルフ・アラインで形成
できるようにしたものである。
いは多結晶シリコンにより上部ゲート電極を形成するこ
とにより、上下のゲート電極がセルフ・アラインで形成
できるようにしたものである。
【００３１】また本発明において、ソース、ドレイン領
域を上下のゲート電極にセルフ・アラインで形成するた
めに、層間絶縁膜中にＰ（リン）、Ａｓ（砒素）、Ｂ
（ホウ素）等の不純物を含ませておき、その後熱処理し
て、半導体層中に拡散させることにより、ソース、ドレ
イン領域を形成することができる。
域を上下のゲート電極にセルフ・アラインで形成するた
めに、層間絶縁膜中にＰ（リン）、Ａｓ（砒素）、Ｂ
（ホウ素）等の不純物を含ませておき、その後熱処理し
て、半導体層中に拡散させることにより、ソース、ドレ
イン領域を形成することができる。
【００３２】あるいはまた、層間絶縁膜堆積前に半導体
層上に感光性樹脂を塗布し、下部ゲート電極をマスクと
して、裏面からの光照射により前記感光性樹脂をパター
ニングし、それをマスクとしてイオン注入を行なうこと
によりソース、ドレイン領域を形成することもできる。
層上に感光性樹脂を塗布し、下部ゲート電極をマスクと
して、裏面からの光照射により前記感光性樹脂をパター
ニングし、それをマスクとしてイオン注入を行なうこと
によりソース、ドレイン領域を形成することもできる。
【００３３】
【実施例】（実施例１） 以下、本発明の実施例を図面を用いて詳細に説明する。
図１の（ａ）〜（ｆ）は本発明の薄膜トランジスタの製
造方法による製造工程の一実施例を示す平面図であり、
図２は図１（ｆ）のＡ−Ａ'断面図である。
図１の（ａ）〜（ｆ）は本発明の薄膜トランジスタの製
造方法による製造工程の一実施例を示す平面図であり、
図２は図１（ｆ）のＡ−Ａ'断面図である。
【００３４】まず、図１（ａ）に示す様に、絶縁基板１
上にリアクティブ・イオン・エッチを用いて深さ０．７
μｍ、開口部９×４μｍの溝１２を形成した後、シラン
を減圧下で５５０℃で熱分解して１０００Åのアモルフ
ァス・シリコン膜（図示せず）を堆積し、６００℃で３
０時間窒素中でアニールするとアモルファス・シリコン
膜は多結晶シリコン膜１３になる。
上にリアクティブ・イオン・エッチを用いて深さ０．７
μｍ、開口部９×４μｍの溝１２を形成した後、シラン
を減圧下で５５０℃で熱分解して１０００Åのアモルフ
ァス・シリコン膜（図示せず）を堆積し、６００℃で３
０時間窒素中でアニールするとアモルファス・シリコン
膜は多結晶シリコン膜１３になる。
【００３５】次に、図１（ｂ）に示す様に多結晶シリコ
ン膜１３をホトリソを用いてエッチングし、巾３μｍ長
さ１０μｍの多結晶シリコン膜の島１４と１５を形成す
る。
ン膜１３をホトリソを用いてエッチングし、巾３μｍ長
さ１０μｍの多結晶シリコン膜の島１４と１５を形成す
る。
【００３６】次に図１（ｃ）に示す様に、多結晶シリコ
ンの島１４と１５を酸化して厚さ５００Åのゲート酸化
膜（図示せず）とし、さらに厚さ１μｍの多結晶シリコ
ン膜１６を堆積した後、オキシ塩化リンを熱分解して多
結晶シリコン膜１６にリンを６×１０20〜１×１０
21（個／ｃｍ3 ）になる様に拡散し、さらにエッチ・バ
ックを行ない溝１２内に多結晶シリコン膜１６が残る様
にする。
ンの島１４と１５を酸化して厚さ５００Åのゲート酸化
膜（図示せず）とし、さらに厚さ１μｍの多結晶シリコ
ン膜１６を堆積した後、オキシ塩化リンを熱分解して多
結晶シリコン膜１６にリンを６×１０20〜１×１０
21（個／ｃｍ3 ）になる様に拡散し、さらにエッチ・バ
ックを行ない溝１２内に多結晶シリコン膜１６が残る様
にする。
【００３７】次に図１（ｄ）に示す様に、レジスト１７
で多結晶シリコンの島１５を覆った後、リンを７０ｋｅ
Ｖで３×１０15（個／ｃｍ2 ）注入する。
で多結晶シリコンの島１５を覆った後、リンを７０ｋｅ
Ｖで３×１０15（個／ｃｍ2 ）注入する。
【００３８】次に図１（ｅ）に示す様に、レジスト１７
を除去した後、レジスト１８で多結晶シリコンの島１４
を覆った後、ボロンを３０ｋｅＶで１×１０15（個／ｃ
ｍ2）注入する。
を除去した後、レジスト１８で多結晶シリコンの島１４
を覆った後、ボロンを３０ｋｅＶで１×１０15（個／ｃ
ｍ2）注入する。
【００３９】次に図１（ｆ）に示す様に、レジスト１８
を除去した後ＰＳＧ膜（図示せず）を５０００Å堆積し
て９５０℃の窒素中でアニールするとＮ−ＭＯＳのソー
ス領域１９、ドレイン領域２０とＰ−ＭＯＳのソース領
域２１とドレイン領域２２が形成され、更に、コンタク
トの開口部２３を開け、さらに共通ドレイン電極２４と
ソース電極２５，２６とゲート電極２７を形成すると、
図５の回路図に示すインバータが完成する。
を除去した後ＰＳＧ膜（図示せず）を５０００Å堆積し
て９５０℃の窒素中でアニールするとＮ−ＭＯＳのソー
ス領域１９、ドレイン領域２０とＰ−ＭＯＳのソース領
域２１とドレイン領域２２が形成され、更に、コンタク
トの開口部２３を開け、さらに共通ドレイン電極２４と
ソース電極２５，２６とゲート電極２７を形成すると、
図５の回路図に示すインバータが完成する。
【００４０】図１（ｆ）においてゲート電極２７は
ＶIN、共通ドレイン電極２４はＶOUT 、ソース電極２５
はＶSS、ソース電極２６はＧＮＤに相当する。
ＶIN、共通ドレイン電極２４はＶOUT 、ソース電極２５
はＶSS、ソース電極２６はＧＮＤに相当する。
【００４１】図２は図１（ｆ）のＡ−Ａ′部の断面を示
した図で、図２において２８はゲート酸化膜、２９はＰ
ＳＧ膜である。
した図で、図２において２８はゲート酸化膜、２９はＰ
ＳＧ膜である。
【００４２】以上説明した絶縁基板としては、石英の他
にガラス、シリコン酸化膜、シリコン窒化膜でもよい。
にガラス、シリコン酸化膜、シリコン窒化膜でもよい。
【００４３】また半導体層としては多結晶シリコン膜の
他にアモルファス・シリコン膜でもよい。
他にアモルファス・シリコン膜でもよい。
【００４４】（実施例２） 図３と図４は、本発明の第２の実施例を示す断面図と平
面図であり、図６の回路図に示すメモリーセル部であ
る。
面図であり、図６の回路図に示すメモリーセル部であ
る。
【００４５】図３に示す様に、シリコン基板３０に溝１
２を形成した後、ＣＶＤを用いて酸化膜３１を堆積し、
第１の実施例と同様に、多結晶シリコンの島１４，１
５、ゲート酸化膜２８、多結晶シリコン膜１６、ＰＳＧ
膜２９、Ｎ型のソース１９、Ｎ型のドレイン２０、Ｐ型
のソース２１、Ｐ型のドレイン２２、コンタクトの開口
部２３、共通ドレイン電極２４、ソース電極２５，２
６、ゲート電極２７を形成することにより、図６の回路
図に示すメモリー・セル部に等価な図４の平面図が完成
する。なお、図４において、３２はビット線、３３はワ
ード線である。
２を形成した後、ＣＶＤを用いて酸化膜３１を堆積し、
第１の実施例と同様に、多結晶シリコンの島１４，１
５、ゲート酸化膜２８、多結晶シリコン膜１６、ＰＳＧ
膜２９、Ｎ型のソース１９、Ｎ型のドレイン２０、Ｐ型
のソース２１、Ｐ型のドレイン２２、コンタクトの開口
部２３、共通ドレイン電極２４、ソース電極２５，２
６、ゲート電極２７を形成することにより、図６の回路
図に示すメモリー・セル部に等価な図４の平面図が完成
する。なお、図４において、３２はビット線、３３はワ
ード線である。
【００４６】（実施例３） 前述した実施例１、２では、横方向に小型の薄膜トラン
ジスタを集積化した例を示したが、本実施例３では、縦
方向、即ち半導体層の上下にトランジスタを集積化する
製造方法について述べる。
ジスタを集積化した例を示したが、本実施例３では、縦
方向、即ち半導体層の上下にトランジスタを集積化する
製造方法について述べる。
【００４７】図９〜図１４は、本発明の薄膜トランジス
タＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏ
ｒ）の製造方法を説明するための製造工程断面図であ
り、図８は、その結果ほぼ完成した本実施例の薄膜トラ
ンジスタの断面構造図である。
タＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏ
ｒ）の製造方法を説明するための製造工程断面図であ
り、図８は、その結果ほぼ完成した本実施例の薄膜トラ
ンジスタの断面構造図である。
【００４８】（１）まず、図９に示す様に、石英基板５
１を素子形成領域のみ５０００Åの深さでエッチングし
た後、下部ゲート電極材料としてＴａを２０００Åの厚
さで堆積し、パターニングすることにより下部ゲート電
極５２を形成した。
１を素子形成領域のみ５０００Åの深さでエッチングし
た後、下部ゲート電極材料としてＴａを２０００Åの厚
さで堆積し、パターニングすることにより下部ゲート電
極５２を形成した。
【００４９】次に光ＣＶＤ法によりＳｉＨ4 とＯ2 を用
いて下部ゲート絶縁膜５３としてＳｉＯ2 膜を５００Å
堆積させた。
いて下部ゲート絶縁膜５３としてＳｉＯ2 膜を５００Å
堆積させた。
【００５０】その後多結晶シリコンを減圧ＣＶＤ法によ
り５００Å堆積した後、素子形成領域の中心部に１μｍ
角で多結晶シリコンをエッチングした。
り５００Å堆積した後、素子形成領域の中心部に１μｍ
角で多結晶シリコンをエッチングした。
【００５１】（２）この基板をＣＶＤ装置に設置し、１
５０Ｔｏｒｒ、１０５０℃、Ｈ2 雰囲気で３０分間熱処
理することにより、前記多結晶シリコンは凝集し単結晶
となる。次に反応ガスをＳｉＨ2 Ｃｌ2 ／ＨＣｌ／Ｈ
2 ：０．５３／１．６／１００（ｌ／ｍｉｎ）で結晶形
成処理すると図９示す様に、約高さ２０μｍ、直径４０
μｍの山形のＳｉ単結晶５４が各微小単結晶を起点とし
て形成された。
５０Ｔｏｒｒ、１０５０℃、Ｈ2 雰囲気で３０分間熱処
理することにより、前記多結晶シリコンは凝集し単結晶
となる。次に反応ガスをＳｉＨ2 Ｃｌ2 ／ＨＣｌ／Ｈ
2 ：０．５３／１．６／１００（ｌ／ｍｉｎ）で結晶形
成処理すると図９示す様に、約高さ２０μｍ、直径４０
μｍの山形のＳｉ単結晶５４が各微小単結晶を起点とし
て形成された。
【００５２】（３）次に、図１０に示すように、ＳｉＯ
2 コロイダルシリカ（平均粒径０．０１μｍ）を含んだ
加工液を用いて通常用いられるシリコンウェハの表面研
磨装置にて圧力２２０ｇ／ｃｍ2 、温度３０〜４０℃の
範囲で研磨した。シリコン単結晶の研磨は、シリコン単
結晶が素子形成領域の外のＳｉＯ2 膜と同じ高さになっ
たところで停止され、膜厚５０００ű２００Åの平坦
なＳｉ単結晶層５４′が得られた。
2 コロイダルシリカ（平均粒径０．０１μｍ）を含んだ
加工液を用いて通常用いられるシリコンウェハの表面研
磨装置にて圧力２２０ｇ／ｃｍ2 、温度３０〜４０℃の
範囲で研磨した。シリコン単結晶の研磨は、シリコン単
結晶が素子形成領域の外のＳｉＯ2 膜と同じ高さになっ
たところで停止され、膜厚５０００ű２００Åの平坦
なＳｉ単結晶層５４′が得られた。
【００５３】（４）次に、図１５に示すような反応装置
内の透明な基板ホルダー１０２上に前記基板１０３を設
置した。
内の透明な基板ホルダー１０２上に前記基板１０３を設
置した。
【００５４】真空排気装置１０４により反応容器１０１
内を１×１０-7Ｔｏｒｒ排気し、副原料ガスとして酸素
１５０ｓｃｃｍをガス導入口１０６より反応容器内部に
流し、主原料ガスとしてモノシランガス５０ｓｃｃｍを
導入口１０７より反応容器内に導入し、不純物ガスとし
てＰＨ3 を５ｓｃｃｍ導入した。操作圧は１００ｍＴｏ
ｒｒに保った。
内を１×１０-7Ｔｏｒｒ排気し、副原料ガスとして酸素
１５０ｓｃｃｍをガス導入口１０６より反応容器内部に
流し、主原料ガスとしてモノシランガス５０ｓｃｃｍを
導入口１０７より反応容器内に導入し、不純物ガスとし
てＰＨ3 を５ｓｃｃｍ導入した。操作圧は１００ｍＴｏ
ｒｒに保った。
【００５５】次に、１３．５６ＭＨｚの高周波電圧を容
量結合型電極１０５と反応容器との間に１ｋＷ印加する
ことにより副原料ガスであるＯ2 を励起する。このとき
光源１０８としてはＸｅランプを用い、基板の裏面側よ
り０．６Ｗ／ｃｍ2 の光を照射した。以上の条件で８０
００ÅのＳｉＯ2 膜を層間絶縁膜５５として堆積させた
（図１０）。
量結合型電極１０５と反応容器との間に１ｋＷ印加する
ことにより副原料ガスであるＯ2 を励起する。このとき
光源１０８としてはＸｅランプを用い、基板の裏面側よ
り０．６Ｗ／ｃｍ2 の光を照射した。以上の条件で８０
００ÅのＳｉＯ2 膜を層間絶縁膜５５として堆積させた
（図１０）。
【００５６】（５）次に前記基板を緩衝フッ酸溶液を用
いて前記層間絶縁膜のエッチング処理を行なった。この
とき層間絶縁膜の成膜時に光照射されなかった部分５
５′、すなわち下部ゲート電極に相当する部分は他の光
照射された部分５５と比較して約２倍の速度でエッチン
グされる。このため下部ゲート電極に相当する部分が完
全にエッチングされた時、他の部分には４０００Åの層
間絶縁膜５５が残る（図１１）。
いて前記層間絶縁膜のエッチング処理を行なった。この
とき層間絶縁膜の成膜時に光照射されなかった部分５
５′、すなわち下部ゲート電極に相当する部分は他の光
照射された部分５５と比較して約２倍の速度でエッチン
グされる。このため下部ゲート電極に相当する部分が完
全にエッチングされた時、他の部分には４０００Åの層
間絶縁膜５５が残る（図１１）。
【００５７】（６）次に図１２に示すように、薄膜Ｓｉ
半導体層上に上部ゲート酸化膜５７として熱酸化法によ
りＳｉＯ2 膜１０００Åを形成した。次にＮ2 雰囲気で
９５０℃、６０分の熱処理を行なうことにより層間絶縁
膜５５よりＰ（リン）が熱拡散されソース、ドレイン領
域５６が形成される。
半導体層上に上部ゲート酸化膜５７として熱酸化法によ
りＳｉＯ2 膜１０００Åを形成した。次にＮ2 雰囲気で
９５０℃、６０分の熱処理を行なうことにより層間絶縁
膜５５よりＰ（リン）が熱拡散されソース、ドレイン領
域５６が形成される。
【００５８】（７）次に図１３に示すように、スパッタ
リング法によりＴａを３０００Å堆積させパターニング
することにより、上部ゲート電極５８を形成した。
リング法によりＴａを３０００Å堆積させパターニング
することにより、上部ゲート電極５８を形成した。
【００５９】（８）その後、図１４に示すように通常の
半導体プロセスと同様に、ソース、ドレイン領域及び上
下ゲート電極にコンタクト・ホールを形成し、その後Ａ
ｌ−Ｓｉ（１％）を用いて配線５９を形成し、最後に保
護膜６０としてプラズマＣＶＤ法によりＳｉＮ膜を７０
００Å堆積させた。
半導体プロセスと同様に、ソース、ドレイン領域及び上
下ゲート電極にコンタクト・ホールを形成し、その後Ａ
ｌ−Ｓｉ（１％）を用いて配線５９を形成し、最後に保
護膜６０としてプラズマＣＶＤ法によりＳｉＮ膜を７０
００Å堆積させた。
【００６０】（実施例４） （１）石英基板を素子形成領域のみ５０００Åの深さで
エッチングした後、下部ゲート電極材料としてＷを２０
００Åの厚さで堆積し、パターニングすることにより下
部ゲート電極を形成した。
エッチングした後、下部ゲート電極材料としてＷを２０
００Åの厚さで堆積し、パターニングすることにより下
部ゲート電極を形成した。
【００６１】次に光ＣＶＤ法によりＳｉＨ4 とＯ2 を用
いて下部ゲート絶縁膜としてＳｉＯ2 膜を５００Å堆積
させた。
いて下部ゲート絶縁膜としてＳｉＯ2 膜を５００Å堆積
させた。
【００６２】（２）その後、実施例３と同様の方法を用
いて厚さ５０００ÅのＳｉ半導体層を形成した。
いて厚さ５０００ÅのＳｉ半導体層を形成した。
【００６３】（３）次に、前記半導体層上に感光性樹脂
としてネガ型フォト・レジストを塗布し、基板裏面より
紫外光を照射する。その後、現像処理を行なうことによ
り半導体層上の下部ゲート電極の相当する部分にのみフ
ォト・レジストが残る。前記フォト・レジストをマスク
として、イオン注入法により31Ｐ+ （リン）を加速電圧
９５ｋＶで２×１０15ｃｍ-2注入した後、フォト・レジ
ストを剥離し、９５０℃、３０分の熱処理を行ないソー
ス、ドレイン領域を形成した。
としてネガ型フォト・レジストを塗布し、基板裏面より
紫外光を照射する。その後、現像処理を行なうことによ
り半導体層上の下部ゲート電極の相当する部分にのみフ
ォト・レジストが残る。前記フォト・レジストをマスク
として、イオン注入法により31Ｐ+ （リン）を加速電圧
９５ｋＶで２×１０15ｃｍ-2注入した後、フォト・レジ
ストを剥離し、９５０℃、３０分の熱処理を行ないソー
ス、ドレイン領域を形成した。
【００６４】（４）次に、実施例３と同様の装置及び方
法で層間絶縁膜を堆積し、エッチングにより前記層間絶
縁膜の下部ゲート電極に相当する部分のみを除去する。
その後、光ＣＶＤ法によりＳｉＯ2 膜を１０００Å堆積
させ、上部ゲート絶縁膜を形成した。
法で層間絶縁膜を堆積し、エッチングにより前記層間絶
縁膜の下部ゲート電極に相当する部分のみを除去する。
その後、光ＣＶＤ法によりＳｉＯ2 膜を１０００Å堆積
させ、上部ゲート絶縁膜を形成した。
【００６５】（５）次にスパッタリング法によりＷ（タ
ングステン）を３０００Å堆積させた後、パターニング
することにより上部ゲート電極を形成した。
ングステン）を３０００Å堆積させた後、パターニング
することにより上部ゲート電極を形成した。
【００６６】
【発明の効果】以上説明したように、本発明によれば、
透明基板上の薄膜トランジスタにおいて、半導体層の上
下両方向にゲート絶縁膜を介してゲート電極を有する構
造とする時に、上下のゲート電極と、ソース、ドレイン
領域が簡便なプロセスで完全なセルフ・アラインが可能
になる。
透明基板上の薄膜トランジスタにおいて、半導体層の上
下両方向にゲート絶縁膜を介してゲート電極を有する構
造とする時に、上下のゲート電極と、ソース、ドレイン
領域が簡便なプロセスで完全なセルフ・アラインが可能
になる。
【００６７】これにより、薄膜トランジスタを高集積化
できるとともに、半導体層の上下を能動領域とすること
によりトランジスタの増幅率が大きくなり、寄生容量の
増加も最小限に抑えられるため、高速動作の可能な薄膜
トランジスタが実現できる。
できるとともに、半導体層の上下を能動領域とすること
によりトランジスタの増幅率が大きくなり、寄生容量の
増加も最小限に抑えられるため、高速動作の可能な薄膜
トランジスタが実現できる。
【図１】本発明の薄膜トランジスタの製造方法の実施例
１の製造工程を示す平面図。
１の製造工程を示す平面図。
【図２】実施例１の薄膜トランジスタの構造を示す断面
図。
図。
【図３】本発明の製造方法による薄膜トランジスタの実
施例２の断面図。
施例２の断面図。
【図４】本発明の製造方法により構成したメモリ・セル
部の平面図。
部の平面図。
【図５】インバータ回路の例。
【図６】メモリ・セル回路の例。
【図７】従来の製造方法による薄膜トランジスタの断面
図。
図。
【図８】本発明により作製した電界効果トランジスタを
表わす断面図。
表わす断面図。
【図９】本発明の実施例３の製造工程断面図。
【図１０】本発明の実施例３の製造工程断面図。
【図１１】本発明の実施例３の製造工程断面図。
【図１２】本発明の実施例３の製造工程断面図。
【図１３】本発明の実施例３の製造工程断面図。
【図１４】本発明の実施例３の製造工程断面図。
【図１５】層間絶縁膜を堆積する装置の概念図。
【図１６】従来例の一般的なＴＦＴを表わす断面図。
【図１７】従来例の一般的なＴＦＴを表わす断面図。
【図１８】従来の半導体層の上下にゲート電極を有する
ＴＦＴの断面図。
ＴＦＴの断面図。
１ 絶縁基板 ２，８ シリコン薄膜 ３，７，２８ ゲート絶縁膜 ４，２７ ゲート電極 ５，１０，１９，２１ ソース ６，１１，２０，２２ ドレイン ９，１７，１８ レジスト １２ 溝 １３，１４，１５，１６ 多結晶シリコン膜 ２３ コンタクト ２４ ドレイン電極 ２５，２６ ソース電極 ２９ ＰＳＧ膜 ３０ シリコン基板 ３１ 酸化膜 ３２ ビット線 ３３ ワード線 ５１ 石英基板 ６１ 透明基板 ５２，６２ 下部ゲート電極 ５３，６３ 下部ゲート絶縁膜 ５４，５４′，６４ 半導体層 ５５，６５ 層間絶縁膜 ５６，６６ ソース、ドレイン領域 ５７，６７ 上部ゲート絶縁膜 ５８，６８ 上部ゲート電極 ５９，６９ 金属配線 ６０，７０ 保護膜 １０１ 反応容器 １０２ 基板ホルダー １０３ 基板 １０４ 排気装置 １０５ 容量結合型電極 １０６ 副原料ガス導入口 １０７ 主原料ガス導入口 １０８ 光源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−179160（ＪＰ，Ａ) 特開 昭59−124166（ＪＰ，Ａ) 特開 平１−293564（ＪＰ，Ａ) 特開 平４−125936（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336
Claims (1)
- 【請求項１】 透明基体上の半導体層の上下に複数のゲ
ート電極を積層して有する薄膜トランジスタの製造方法
において、 前記透明基体上に下部のゲート電極を形成した後、下部
ゲート絶縁膜、半導体層、層間絶縁膜を順に堆積する工
程と、 前記下部ゲート電極に相当する部分の前記層間絶縁膜を
選択的に除去する工程と、 前記除去した部分に、上部ゲート絶縁膜を形成し、更に
上部ゲート電極を形成する工程とを有し、 前記層間絶縁膜の下部ゲート電極に相当する部分を選択
的に除去する工程として、 前記透明基体上に遮光性の前記下部ゲート電極を形成す
る工程と、 該基体を反応容器に入れ、該反応容器内に、主原料ガス
と、プラズマによって励起されても単独では前記基体上
に堆積しない副原料ガスとを導入する工程と、 前記導入ガスに吸収される波長を含まない光を、前記基
体の裏面から前記遮光性の下部ゲート電極をマスクとし
て照射しながら、前記主原料ガスをプラズマ励起された
前記副原料ガスと反応させ、該反応生成物を前記層間絶
縁膜として堆積する工程と、 前記光照射を受けながら堆積された層間絶縁膜と、前記
遮光性の下部ゲート電極により遮光されて堆積された層
間絶縁膜のエッチング速度の違いを利用して、選択的エ
ッチングにより、前記下部ゲート電極に相当する部分の
層間絶縁膜のみを除去する工程と、を含むことを特徴と
する薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35727292A JP3209600B2 (ja) | 1992-12-24 | 1992-12-24 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35727292A JP3209600B2 (ja) | 1992-12-24 | 1992-12-24 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196696A JPH06196696A (ja) | 1994-07-15 |
| JP3209600B2 true JP3209600B2 (ja) | 2001-09-17 |
Family
ID=18453271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35727292A Expired - Fee Related JP3209600B2 (ja) | 1992-12-24 | 1992-12-24 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3209600B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010056980A (ko) * | 1999-12-17 | 2001-07-04 | 이인환 | 폴리실리콘 박막트랜지스터의 불균일도 개선을 위한트랜스터 슬라이싱 |
| KR100622227B1 (ko) * | 2004-10-13 | 2006-09-19 | 삼성에스디아이 주식회사 | 다중 전류 이동경로를 갖는 트랜지스터와 그것을 이용한화소 및 발광 표시 장치 |
| JP5322408B2 (ja) | 2007-07-17 | 2013-10-23 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
| US8772849B2 (en) * | 2011-03-10 | 2014-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| CN108780758A (zh) * | 2016-03-14 | 2018-11-09 | 夏普株式会社 | 半导体装置和半导体装置的制造方法 |
-
1992
- 1992-12-24 JP JP35727292A patent/JP3209600B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06196696A (ja) | 1994-07-15 |
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