JP5322408B2 - 半導体装置及びその作製方法 - Google Patents
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Description
このデュアルゲートTFTは、基板本体10A、下部ゲート電極33、下部ゲート絶縁膜34、半導体膜35、第1及び第2絶縁層36a、36bからなる上部ゲート絶縁膜36、上部ゲート電極37及び層間絶縁膜38を有し、半導体膜35は、チャネル領域35a、低濃度ソース領域35bと高濃度ソース領域35dからなるソース領域35x、低濃度ドレイン領域35cと高濃度ドレイン領域35eからなるドレイン領域35yを備えている。上部ゲート絶縁膜36及び層間絶縁膜38にはコンタクトホール13,14が設けられており、このコンタクトホール13,14を介してデータ線6a及びソース線6bそれぞれが半導体膜35の高濃度ソース領域35d及び高濃度ドレイン領域35eに電気的に接続されている。
前記剥離層上に絶縁膜を形成し、
前記絶縁膜上に下部ゲート絶縁膜を形成し、
前記下部ゲート絶縁膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜を結晶化することにより前記下部ゲート絶縁膜上に結晶質半導体膜を形成し、
前記結晶質半導体膜上に上部ゲート絶縁膜を形成し、
前記上部ゲート絶縁膜上に上部ゲート電極を形成し、
前記剥離層を前記絶縁膜から剥離し、
前記絶縁膜を加工することにより前記下部ゲート絶縁膜を露出させ、
前記露出した下部ゲート絶縁膜に接する下部ゲート電極を形成することを特徴とする。
また、本発明に係る半導体装置の作製方法において、前記結晶質半導体膜は、チャネル形成領域及び該チャネル形成領域の外側に形成された低濃度不純物領域を有しており、前記下部ゲート電極が前記下部ゲート絶縁膜に接する領域は、前記チャネル形成領域と前記低濃度不純物領域とに対応する領域の内側に位置していることも可能である。
前記剥離層上に絶縁膜を形成し、
前記絶縁膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜を結晶化することにより前記絶縁膜上に結晶質半導体膜を形成し、
前記結晶質半導体膜上に上部ゲート絶縁膜を形成し、
前記上部ゲート絶縁膜上に上部ゲート電極を形成し、
前記剥離層を前記絶縁膜から剥離し、
前記絶縁膜に開口部を形成することにより該開口部によって前記結晶質半導体膜を露出させ、
前記露出した結晶質半導体膜に接する下部ゲート絶縁膜を形成し、
前記下部ゲート絶縁膜に接する下部ゲート電極を形成することを特徴とする。
また、本発明に係る半導体装置の作製方法において、前記結晶質半導体膜は、チャネル形成領域及び該チャネル形成領域の外側に形成された低濃度不純物領域を有しており、前記開口部によって前記結晶質半導体膜が露出した領域は、前記チャネル形成領域と前記低濃度不純物領域とに対応する領域の内側に位置していることも可能である。
前記剥離層上に絶縁膜を形成し、
前記絶縁膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜を結晶化することにより前記絶縁膜上に結晶質半導体膜を形成し、
前記結晶質半導体膜上に上部ゲート絶縁膜を形成し、
前記上部ゲート絶縁膜上に上部ゲート電極を形成し、
前記剥離層を前記絶縁膜から剥離し、
前記絶縁膜を加工することにより前記結晶質半導体膜を露出させ、
前記露出した結晶質半導体膜を加工することにより、前記結晶質半導体膜にその膜厚を薄くした薄膜領域を形成し、
前記薄膜領域に接する下部ゲート絶縁膜を形成し、
前記下部ゲート絶縁膜に接する下部ゲート電極を形成することを特徴とする。
前記絶縁膜上に形成された下部ゲート絶縁膜と、
前記下部ゲート絶縁膜上に形成され、非晶質半導体膜が結晶化された結晶質半導体膜と、
前記結晶質半導体膜上に形成された上部ゲート絶縁膜と、
前記上部ゲート絶縁膜上に形成された上部ゲート電極と、
前記絶縁膜に形成され、前記下部ゲート絶縁膜下に位置された開口部と、
前記開口部内に形成され、前記下部ゲート絶縁膜に接して形成された下部ゲート電極と、
を具備することを特徴とする。
また、絶縁膜が平面上に形成されていることが好ましいことは以下の半導体装置においても同様である。
前記絶縁膜上に形成され、非晶質半導体膜が結晶化された結晶質半導体膜と、
前記結晶質半導体膜上に形成された上部ゲート絶縁膜と、
前記上部ゲート絶縁膜上に形成された上部ゲート電極と、
前記絶縁膜に形成され、前記結晶質半導体膜下に位置された開口部と、
前記開口部内に形成され、前記結晶質半導体膜に接して形成された下部ゲート絶縁膜と、
前記開口部内に形成され、前記下部ゲート絶縁膜に接して形成された下部ゲート電極と、
を具備することを特徴とする。
また、本発明に係る半導体装置において、前記結晶質半導体膜は、チャネル形成領域及び該チャネル形成領域の外側に形成された低濃度不純物領域を有しており、前記下部ゲート電極が前記下部ゲート絶縁膜に接する領域は、前記チャネル形成領域と前記低濃度不純物領域とに対応する領域の内側に位置していることも可能である。
前記絶縁膜上に形成され、非晶質半導体膜が結晶化された結晶質半導体膜と、
前記結晶質半導体膜上に形成された上部ゲート絶縁膜と、
前記上部ゲート絶縁膜上に形成された上部ゲート電極と、
前記絶縁膜に形成され、前記結晶質半導体膜下に位置された開口部と、
前記開口部に繋げられ、前記結晶質半導体膜内に形成された凹部と、
前記凹部上に形成され、前記結晶質半導体膜の膜厚が薄くされた薄膜領域と、
前記凹部内に形成され、前記薄膜領域に接して形成された下部ゲート絶縁膜と、
前記凹部内及び前記開口部内に形成され、前記下部ゲート絶縁膜に接して形成された下部ゲート電極と、
を具備することを特徴とする。
図1〜図3は、本発明の実施の形態1による半導体装置の作製方法を示す断面図である。
なお、本実施の形態では、素子形成層114を基板101から剥離しているが、これに限定されるものではなく、基板101及び剥離層102を、研削処理、研磨処理又は化学処理によるエッチングを行うことにより除去しても良い。
詳細には、絶縁膜107の露出面にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、絶縁膜107の露出面にはレジストパターンが形成される。このレジストパターンをマスクとして絶縁膜107をエッチングすることにより、絶縁膜107には下部ゲート絶縁膜103を介してチャネル形成領域110上に位置する開口部103a,103bが形成される。開口部103a,103bによって露出される下部ゲート絶縁膜103は、チャネル形成領域110に対応する領域と同じかそれより内側にあって小さい領域である。
次いで、前記レジストパターンを剥離する。
上記のようにしてデュアルゲートTFTを作製することができる。
図4は、本発明の実施の形態2による半導体装置の作製方法を説明する断面図である。図4に示す工程は、図3(A)に示す工程に対応するものであり、図3と同一部分には同一符号を付し、実施の形態1と異なる部分についてのみ説明する。
図5(A),(B)は、本発明の実施の形態3による半導体装置の作製方法を説明する断面図である。図5に示す工程は、図3(A)に示す工程に対応するものであり、図3と同一部分には同一符号を付し、実施の形態1と異なる部分についてのみ説明する。
また、上記実施の形態3では、下部ゲート絶縁膜103fの膜厚を実施の形態1におけるそれより薄くしているため、実施の形態1に比べてデバイスの消費電力を低くすることができる。
これに対し、実施の形態3のように図5(A)に示す工程で膜厚の薄い下部ゲート絶縁膜103fを形成し、この下部ゲート絶縁膜103f上に下部ゲート電極115a,115bを形成した場合、前記膜厚の薄い下部ゲート絶縁膜103fを確実に形成することが可能となる。
図6(A),(B)は、本発明の実施の形態4による半導体装置の作製方法を説明する断面図である。図6(A),(B)に示す工程は、図5(A),(B)に示す工程に対応するものであり、図5と同一部分には同一符号を付し、実施の形態3と異なる部分についてのみ説明する。
図7(A),(B)は、本発明の実施の形態5による半導体装置の作製方法を説明する断面図である。図7(A),(B)に示す工程は、図5(A),(B)に示す工程に対応するものであり、図5と同一部分には同一符号を付し、実施の形態3と異なる部分についてのみ説明する。
また、上記実施の形態5では、チャネル形成領域110に対応する領域の結晶質半導体膜に、その膜厚を薄くした薄膜領域110aを形成することにより、S値を小さくすることができ、その結果、実施の形態3に比べてデバイスの消費電力を低くすることができる。
実施の形態6では、上記実施の形態1〜5で示した半導体装置の使用形態の一例について説明する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して図8及び図9を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、RFIDタグ、IDタグ、ICタグ、ICチップ、RFタグ、無線タグ、電子タグまたは無線チップともよばれる。
本実施の形態では、上記実施の形態6で示した非接触でデータの入出力が可能である半導体装置の作製方法に関して図10〜図13を参照して説明する。なお、本実施の形態では、薄膜トランジスタ等の素子を一度支持基板(仮基板)に設けた後、可撓性を有する基板に転置して半導体装置を作製する場合に関して説明する。
なお、本実施の形態では、図12(B)に示す工程でレーザーアニールを行っているが、図12(B)の工程は必ずしも必要ではなく、この工程を省略することも可能である。
上記のようにしてデュアルゲートTFTを作製することができる。
81 高周波回路
82 電源回路
83 リセット回路
84 クロック発生回路
85 データ復調回路
86 データ変調回路
87 制御回路
88 記憶回路
89 アンテナ
91 コード抽出回路
92 コード判定回路
93 CRC判定回路
94 出力ユニット回路
101 基板
102 剥離層
103 下部ゲート絶縁膜
103a〜103c 開口部
103f 下部ゲート絶縁膜
104 半導体膜
104a,104b 結晶質半導体膜
105 上部ゲート絶縁膜
106 導電膜
106a,106b 導電膜(上部ゲート電極)
106c 導電膜(配線)
107 絶縁膜
108 低濃度不純物領域
109 絶縁膜
110 チャネル形成領域
110b 高濃度不純物領域
110c 低濃度不純物領域
111,113,116 絶縁膜
112 導電膜
114 素子形成層
115a,115b 導電膜(下部ゲート電極)
115c〜115e,117 導電膜(配線)
120a,120b 薄膜トランジスタ
300a〜300c,300e 薄膜トランジスタ
300f 容量素子
301 基板
302,304 絶縁膜
303 剥離層
304a〜304f 開口部
305,305a〜305f 半導体膜
306 ゲート絶縁膜
307 ゲート電極
307a,307b 導電膜
308,309 不純物領域
310,312a,312b,314,318,323 絶縁膜
311 不純物領域
313,316,317 導電膜
319 素子形成層
320,321 シート材
322a〜322e 導電膜(下部ゲート電極)
322f 導電膜
3200 リーダ/ライタ
3210 表示部
3220 品物
3230,3250 半導体装置
3240 リーダ/ライタ
3260 商品
Claims (4)
- 基板上に剥離層を形成し、
前記剥離層上に絶縁膜を形成し、
前記絶縁膜上に第1のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜を結晶化して、前記第1のゲート絶縁膜上に結晶質半導体膜を形成し、
前記結晶質半導体膜上に第2のゲート絶縁膜を形成し、
前記第2のゲート絶縁膜上に、前記結晶質半導体膜と重なる第2のゲート電極を形成し、
前記基板及び前記剥離層を前記絶縁膜から剥離し、
前記絶縁膜に開口部を形成して、前記第1のゲート絶縁膜の一部を露出させ、
前記露出した第1のゲート絶縁膜に接する第1のゲート電極を形成し、
前記結晶質半導体膜は、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間にチャネル形成領域と、を有し、
前記第1のゲート電極と前記第1のゲート絶縁膜とが接する領域は、前記チャネル形成領域と重なることを特徴とする半導体装置の作製方法。 - 基板上に剥離層を形成し、
前記剥離層上に絶縁膜を形成し、
前記絶縁膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜を結晶化して、前記絶縁膜上に結晶質半導体膜を形成し、
前記結晶質半導体膜上に第2のゲート絶縁膜を形成し、
前記第2のゲート絶縁膜上に、前記結晶質半導体膜と重なる第2のゲート電極を形成し、
前記基板及び前記剥離層を前記絶縁膜から剥離し、
前記絶縁膜に開口部を形成して、前記結晶質半導体膜の一部を露出させ、
前記露出した結晶質半導体膜に接する第1のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜に接する第1のゲート電極を形成し、
前記結晶質半導体膜は、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間にチャネル形成領域と、を有し、
前記結晶質半導体膜と前記第1のゲート絶縁膜とが接する領域は、前記チャネル形成領域と重なることを特徴とする半導体装置の作製方法。 - 基板上に剥離層を形成し、
前記剥離層上に絶縁膜を形成し、
前記絶縁膜上に非晶質半導体膜を形成し、
前記非晶質半導体膜を結晶化して、前記絶縁膜上に結晶質半導体膜を形成し、
前記結晶質半導体膜上に第2のゲート絶縁膜を形成し、
前記第2のゲート絶縁膜上に、前記結晶質半導体膜と重なる第2のゲート電極を形成し、
前記基板及び前記剥離層を前記絶縁膜から剥離し、
前記絶縁膜に開口部を形成して、前記結晶質半導体膜の一部を露出させ、
前記露出した結晶質半導体膜を部分的に除去して、前記結晶質半導体膜に薄膜領域を形成し、
前記薄膜領域に接する第1のゲート絶縁膜を形成し、
前記第1のゲート絶縁膜に接する第1のゲート電極を形成し、
前記結晶質半導体膜は、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間にチャネル形成領域と、を有し、
前記薄膜領域と前記第1のゲート絶縁膜とが接する領域は、前記チャネル形成領域と重なることを特徴とする半導体装置の作製方法。 - 絶縁膜と、
前記絶縁膜上に設けられた結晶質半導体膜と、
前記結晶質半導体膜上に設けられた第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に設けられ、かつ前記結晶質半導体膜と重なる第2のゲート電極と、
前記絶縁膜に設けられ、かつ前記結晶質半導体膜と重なる開口部と、
前記結晶質半導体膜に設けられた第1の膜厚を有する第1の領域と、
前記結晶質半導体膜に設けられ、かつ前記開口部と重なり、かつ前記第1の膜厚より小さい第2の膜厚を有する第2の領域と、
前記開口部及び前記第2の領域に接して設けられた第1のゲート絶縁膜と、
前記第1のゲート絶縁膜に接して設けられ、かつ前記第1のゲート絶縁膜を介して前記第2の領域と重なる第1のゲート電極と、を具備し、
前記結晶質半導体膜は、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間にチャネル形成領域と、を有し、
前記第2の領域は前記チャネル形成領域と重なることを特徴とする半導体装置。
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