KR20080074800A - 반도체 장치 - Google Patents

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KR20080074800A
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integrated circuit
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film
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KR1020080012219A
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준 코야마
šœ페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 안테나를 복수 형성하는 경우에도, 안테나의 위치가 제한되지 않고, 집적 회로부와 안테나의 접속불량을 저감하고, 또 통신기와의 통신거리의 저감을 방지할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
절연성을 가지는 기체(基體)의 제 1 면 위에 박막 트랜지스터를 구비하는 집적 회로부를 형성하고, 상기 집적 회로부 위에 제 1 안테나를 형성하고, 기체의 제 2 면 위에 제 2 안테나를 형성하고, 제 1 안테나를 집적 회 로부와 접속시키고, 제 2 안테나를 기체에 형성된 관통 구멍을 통하여 집적 회로부와 접속시키고, 제 1 안테나 및 제 2 안테나를 집적 회로부와 중첩(重疊)시켜 형성한다.
Figure 112008009939248-PAT00001
안테나, 집적 회로부, RFID, TFT, 주파수

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것이다. 특히, 전자파를 이용하여 무선통신을 행하는 반도체 장치에 관한 것이다.
근년, 전자파를 무선통신에 이용한 고체 식별 기술이 주목을 모으고 있다. 특히, 무선통신에 의하여, 데이터의 교신을 행하는 반도체 장치로서 RFID(Radio Frequency Identification)를 이용한 반도체 장치(RFID 태그, IC(Integrated Circuit) 태그, IC 칩, RF 태그, 무선 태그, 전자 태그라고도 불린다)에 의한 고체 식별 기술이 주목을 모으고 있다. RFID를 이용한 반도체 장치에 의한 고체 식별 기술은 개개의 대상물의 생산, 관리 등에 도움이 되기 시작하고, 개인인증의 응용에 대한 실용화도 진행되고 있다. 또한, 요즘에는, 복수의 주파수를 사용하여 정보의 기록 및 판독을 행하는 태그가 제안되어 있다(예를 들면, 특허문헌 1).
이러한 반도체 장치는, 메모리 회로 등을 구비한 신호처리 회로를 가지는 집적 회로부와 안테나에 의하여 구성된다. 일반적으로, 반도체 장치를 구성하는 집적 회로부를 가지는 칩은 1장의 실리콘 기판으로부터 복수개 제작되어, 칩을 미세하게 형성함으로써 저비용화를 도모하고 있다. 예를 들면, 특허문헌 2에서는, 실 리콘 웨이퍼에 복수의 칩을 0.5mm 이하로 제작함으로써 경제, 수율의 관점에서 보아도 유리하다는 것이 기재되어 있다.
[특허문헌 1] 특개2005-252853호 공보
[특허문헌 2] 특개2004-78991호 공보
그렇지만, 복수의 안테나를 가지는 반도체 장치에 있어서, 동일면 위에 복수의 안테나를 형성하는 경우, 안테나의 배치(레이아웃)의 제한에 의하여, 각각 안테나의 크기나 형상이 제한되어, 통신거리가 짧아질 우려가 있다. 또한, 복수의 안테나를 각각 다른 기판 위에 형성하여, 집적 회로부가 형성된 미소한 칩에 점착하여 형성하는 경우, 접속 불량이 문제가 된다.
한편, 미소한 칩과 안테나와의 접속 불량을 방지하기 위하여, 안테나를 칩에 넣어 내장(온 칩화)할 수도 있지만, 미소한 칩에 있어서의 안테나의 온 칩화는, 안테나 사이즈가 작아져 통신거리가 짧아지는 문제가 있다. 접속 불량의 방지나 통신거리의 저감을 방지하기 위하여, 실리콘 기판으로 이루어지는 칩의 사이즈를 크게 할 수도 있지만, 비용의 증대나 실리콘 칩의 파손이 문제가 된다.
본 발명은, 상기 문제를 감안하여, 안테나를 복수 형성하는 경우에도 안테나의 배치가 제한되지 않고, 집적 회로부와 안테나의 접속 불량을 저감하고, 또 통신기와의 통신거리의 저감을 방지할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치는, 집적 회로부와 복수의 안테나를 가지고, 집적 회로부의 사이즈를 원하는 안테나 사이즈와 비슷하게 함으로써, 집적 회로부와 안테나와의 접속을 용이하게 하고, 통신기와의 신호의 송수신을 확실하게 행할 수 있는 것을 특징으로 한다. 이하에, 구체적인 구성을 나타낸다.
본 발명의 반도체 장치의 일 형태는, 절연성을 가지는 기체의 제 1 면 위에 형성되어, 박막 트랜지스터를 구비하는 집적 회로부와, 집적 회로부 위에 형성된 제 1 안테나와, 기체의 제 2 면 위에 형성된 제 2 안테나를 가지고, 제 1 안테나는 집적 회로부와 접속되고, 제 2 안테나는 기체에 형성된 관통 구멍을 통하여 집적 회로부와 접속되고, 제 1 안테나 및 제 2 안테나가 집적 회로부와 중첩한다.
본 발명의 반도체 장치의 일 형태는, 절연성을 가지는 기체의 제 1 면 위에 형성되어, 박막 트랜지스터를 구비하는 집적 회로부와, 집적 회로부 위에 형성된 제 1 안테나와, 기판 위에 형성된 제 2 안테나를 가지고, 제 1 안테나는 집적 회로부와 접속되어, 또 집적 회로부와 중첩하여 형성되고, 제 2 안테나는 기체에 형성된 관통 구멍을 통하여 집적 회로부와 접속되어, 집적 회로부의 면적과 기판의 면적이 대략 동일하다는 것을 특징으로 한다. 예를 들면, 집적 회로부의 면적은, 9mm2 내지 400mm2로 형성할 수 있다. 또한, 기판을 기체의 제 2 면과 접착시킨 구조로 하여도 좋다.
본 발명의 반도체 장치의 일 형태는, 절연성을 가지는 기체의 제 1 면 위에 형성되어, 박막 트랜지스터를 구비하는 제 1 집적 회로부 및 제 2 집적 회로부와, 제 1 집적 회로부 위 및 제 2 집적 회로부 위에 형성된 제 1 안테나와, 기체의 제 2 면 위에 형성된 제 2 안테나를 가지고, 제 1 안테나는 제 1 집적 회로부와 접속하고, 제 2 안테나는 기체에 형성된 관통 구멍을 통하여 제 2 집적 회로부와 접속되고, 제 1 안테나 및 제 2 안테나가 제 1 집적 회로부 및 제 2 집적 회로부와 중 첩한다.
본 발명의 반도체 장치의 일 형태는, 절연성을 가지는 기체의 제 1 면 위에 형성되어, 박막 트랜지스터를 구비하는 집적 회로부와, 집적 회로부 위에 형성된 제 1 안테나와, 기체의 제 2 면 위에 형성된 제 2 안테나와, 제 1 안테나 상방에 형성된 제 3 안테나를 가지고, 제 1 안테나는 집적 회로부와 접속되고, 제 3 안테나를 통하여 정보의 송수신을 행하고, 제 2 안테나는 기체에 형성된 관통 구멍을 통하여 집적 회로부와 접속되고, 제 3 안테나는 집적 회로부와 절연된 부스터 안테나이고, 제 1 안테나, 제 2 안테나 및 제 3 안테나가 집적 회로부와 중첩한다.
본 발명의 반도체 장치의 일 형태는, 절연성을 가지는 기체의 제 1 면 위에 형성되어, 박막 트랜지스터를 구비하는 집적 회로부와, 집적 회로부 위에 형성된 제 1 안테나와, 제 1 기판 위에 형성된 제 2 안테나와, 제 2 기판 위에 형성된 제 3 안테나를 가지고, 제 1 기판은 기체의 제 2 면과 접착하고, 제 2 기판은 제 1 안테나 상방에 형성된 절연막과 접착하고, 제 1 안테나는 집적 회로부와 접속되고, 제 3 안테나를 통하여 정보의 송수신을 행하고, 제 2 안테나는 기체에 형성된 관통 구멍을 통하여 집적 회로부와 접속되고, 제 3 안테나는 집적 회로부와 절연된 부스터 안테나이고, 집적 회로부의 면적과 제 1 기판의 면적 및 제 2 기판의 면적이 대략 동일하다는 것을 특징으로 한다. 예를 들면, 집적 회로부의 면적은 9mm2 내지 400mm2로 형성할 수 있다.
상기 구성에 있어서, 기체는 유리 기판, 석영 기판, 금속 기판이나 스테인리 스 기판, 또는 플라스틱 기판 등의 기판이나, 산화규소(SiOx)막, 산화질화규소(SiOxNy)(x>y)막, 잘화규소(SiNx)막, 질화산화규소(SiNxOy)(x>y)막 등의 절연막으로 형성할 수 있다.
본 명세서에 있어서, "통신기"란 반도체 장치와 무선 통신에 의하여, 정보의 송수신을 행하는 수단을 가지면 좋고, 예를 들면, 정보를 판독하는 리더나 판독 기능 및 기록 기능을 구비한 리더/라이터 등을 들 수 있다. 또한, 판독 기능과 기록 기능의 한쪽 또는 양쪽 모두를 구비하는 휴대 전화기나 컴퓨터 등도 포함된다.
또한, 본 말명에 있어서, 트랜지스터는 다양한 형태의 트랜지스터를 적용시킬 수 있다. 따라서, 적용 가능한 트랜지스터의 종류에 한정은 없다. 따라서, 예를 들면, 비정질 실리콘이나 다결정 실리콘으로 대표되는 비단결정 반도체 막을 가지는 박막 트랜지스터(TFT) 등을 적용할 수 있다. 또한, 잉크젯이나 인쇄법을 사용하여 제작한 트랜지스터 등을 적용할 수 있다. 이들에 의하여, 실온에서 제조, 진공도가 낮은 상태로 제조, 또한, 대형기판을 사용하여 제조할 수 있다. 또한, 마스크(레티클)를 사용하지 않아도 제조하는 것이 가능해지기 때문에, 트랜지스터의 레이아웃을 용이하게 변경할 수 있다. 또한, 유기 반도체나 카본나노튜브를 가지는 트랜지스터, 그 이외의 트랜지스터를 적용할 수 있다. 이들에 의하여, 구부리는 것이 가능한 기판 위에 트랜지스터를 형성할 수 있다. 또한, 비단결정 반도체 막에는 수소 또는 할로겐이 포함되어 있어도 좋다. 또한, 트랜지스터가 형성되어 있는 기판의 종류는 다양한 것을 사용할 수 있고, 특정한 것에 한정되지 않는다.
또한, 트랜지스터의 구성은 다양한 형태를 취할 수 있다. 특정한 구성에 한정되지 않는다. 예를 들면, 게이트 전극이 2개 이상으로 되어 있는 멀티 게이트 구조를 사용하여도 좋다. 멀티게이트 구조로 하면, 채널 영역이 직렬로 접속되는 구성이 되기 때문에, 복수의 트랜지스터가 직렬로 접속된 듯한 구성이 된다. 멀티 게이트 구조로 함으로써, 오프 전류를 저감, 또한, 트랜지스터의 내압을 향상시켜 신뢰성을 향상시킬 수 있고, 또한, 포화영역에서 동작할 때에, 드레인과 소스 간의 전압이 변화하여도, 드레인과 소스 간의 전류가 그다지 변화하지 않고, 평탄한 특성으로 하는 것 등도 가능하다. 또한, 채널의 상하에 게이트 전극이 배치되어 있는 구조이어도 좋다. 채널의 상하에 게이트 전극이 배치되어 있는 구조로 함으로써, 채널 영역이 증가하기 때문에, 전류값이 크게 되거나, 또한, 공핍층이 생성되기 쉬워져 S값을 작게 할 수 있다. 채널의 상하에 게이트 전극이 배치되면, 복수의 트랜지스터가 병렬로 접속된 구성이 된다.
또한, 채널의 위에 게이트 전극이 배치되어 있는 구조, 채널의 아래에 게이트 전극이 배치되어 있는 구조, 정스태거 구조, 역스태거 구조, 채널 영역이 복수의 영역으로 분리되어 있는 구조, 복수의 채널 영역이 병렬로 접속된 구조, 또는 직렬로 접속된 구조이어도 좋다. 또한, 채널(또는 그 일부)에 소스 전극이나 드레인 전극이 겹쳐 있어도 좋다. 채널(또는 그 일부)에 소스 전극이나 드레인 전극이 겹쳐 있는 구조로 함으로써, 채널의 일부에 전하가 쌓여, 동작이 불안정해지는 것을 방지할 수 있다. 또한, LDD 영역이 형성되어도 좋다. LDD 영역을 형성함으로써, 오프 전류를 저감, 또한, 트랜지스터의 내압을 향상시켜 신뢰성을 향상시킬 수 있고, 또한, 포화영역에서 동작할 때에, 드레인과 소스 간의 전압이 변화하여도, 드레인과 소스 간의 전류가 그다지 변화하지 않고, 평탄한 특성으로 할 수 있다.
또한, 본 발명에 있어서, 반도체 장치란, 반도체 소자(트랜지스터나 다이오드 등)를 포함하는 회로를 가지는 장치를 말한다. 또한, 반도체 특성을 이용하는 것으로 기능할 수 있는 장치 전반이어도 좋다.
본 발명에 의하여, 안테나를 복수 형성하는 경우에도, 안테나의 배치가 제한되지 않고, 원하는 형상으로 형성할 수 있다. 또한, 안테나와 집적 회로부와의 접속 불량을 저감하고, 통신기와의 통신거리의 저감을 방지할 수 있다.
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다. 그러나, 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 본 명세서 중의 도면에 있어서, 동일 부분 또는 동일 기능을 가지는 부분에는 동일한 부호를 붙이고, 그 반복 설명은 생략하는 경우가 있다.
(실시형태 1)
본 발명의 반도체 장치는, 다른 면에 형성된 복수의 안테나를 가지고, 적어도 1개의 면에 형성된 안테나는, 집적 화로부 위에 형성된 온 침 안테나인 것을 특 징으로 한다. 이하에 다른 2개의 면에 형성된 복수의 안테나를 가지고, 한쪽의 면에 형성된 안테나가 집적 회로와 동일한 공정으로 형성한 온 칩 안테나인 구성에 관하여 도 1a 내지 도 1b를 참조하여 설명한다. 또한, 도 1a는, 반도체 장치의 상면의 모식도이고, 도 1b는 도 1a에 있어서의 A1-B1 간의 단면의 모식도이다.
본 실시형태에서 나타내는 반도체 장치는, 절연성을 가지는 기체(여기서는 기판(101))의 제 1 면(이하, "한쪽의 면"이라고도 기재한다)측에 형성된 집적 회로부(102)와, 상기 집적 회로부(102)의 상방에 형성된 제 1 안테나(103a)와, 절연성을 가지는 기체(기판(101))의 제 2 면(이하, "다른쪽의 면"이라고도 기재한다)측에 형성된 제 2 안테나(103b)를 가진다. 제 1 안테나(103a)는, 집적 회로부(102)의 상방에 형성된 온 칩 안테나이며, 접적 회로부(102)와 중첩하도록 전기적으로 접속된다. 제 2 안테나(103b)는, 기체(기판(101))에 형성된 관통 구멍(104)을 통하여 집적 회로부(102)와 전기적으로 접속하도록 형성된 안테나이다.
또한, 도 1a 내지 도 1b에 나타내는 반도체 장치는, 제 1 안테나(103a)와 제 2 안테나(103b)가 다른 주파수를 수신하는 구성으로 할 수 있다. 예를 들면, 제 1 안테나(103a)를 코일 형상으로 형성하고, 제 2 안테나(103b)를 선 형상(L자형)으로 형성함으로써, 반도체 장치가 다른 주파수를 수신할 수 있다. 또한, 반도체 장치에 코일 형상의 안테나를 형성하는 경우에는, 코일 형상의 안테나 내측에 위치하는 집적 회로부(102)에 트랜지스터 등의 소자를 형성하지 않는 영역(105)을 형성하는 구성으로 하는 것이 바람직하다. 영역(105)을 형성함으로써, 코일 형상으로 형성된 제 1 안테나(103a)가 전자유도에 의하여 통신기와 통신을 행할 때 자장을 통하 기 쉽게 할 수 있다.
기판(101)은 유리 기판, 석영 기판, 금속 기판이나 스테인리스 기판, 또는 플라스틱 기판 등을 사용한다. 이러한 기판이면, 실리콘(Si) 기판과 비교하여 그 면적이나 형상에 큰 제한은 없기 때문에, 예를 들면, 1변이 1m 이상이며, 직사각형(矩形)형상인 것을 사용하면, 생산성을 각별히 향상시킬 수 있다. 이러한 이점은 원형의 실리콘 기판을 사용하는 경우와 비교하면, 큰 우위점이다. 따라서, 집적 회로부(102)를 크게 형성한 경우(예를 들면, 면적이 9mm2 내지 400mm2)이어도 실리콘 기판과 비교하여, 저비용화를 실현할 수 있고, 또 안테나(103a, 103b)를 크게 형성할 수 있게 되어, 통신거리의 확대를 도모할 수 있다. 또한, 기판(101)을 가요성을 가지는 재료로 형성함으로써 상품의 만곡된 면 등에 반도체 장치를 형성할 수 있다.
집적 회로부(102)는, 트랜지스터 등의 소자나 이들의 소자를 접속하는 배선 등을 가지며, 대형 기판에 복수 형성되어, 상기 대형 기판을 분단함으로써 얻을 수 있는 칩에 형성된다. 집적 회로부(102)에 형성되는 소지는, 예를 들면, 비정질 실리콘, 다결정 실리콘 등으로 대표되는 비단결정 반도체 막을 가지는 박막 트랜지스터로 구성할 수 있다. 박막 트랜지스터를 사용하는 경우, 다양한 이점이 있다. 예를 들면, 실리콘 웨이퍼로부터 분단된 다결정 실리콘을 사용한 반도체 장치보다도 낮은 온도로 제조할 수 있기 때문에, 제조 비용의 삭감, 또는 제조 장치의 대형화를 도모할 수 있다. 또한, 제조 장치를 크게 할 수 있기 때문에, 대형 기판 위에 제조할 수 있다. 그렇기 때문에, 동시에 많은 개수의 반도체 장치를 제조할 수 있기 때문에 저비용으로 제조할 수 있다. 또한, 제조 온도가 낮기 때문에 내열성이 약한 기판을 사용할 수 있다. 그래서, 싼 유리 기판 위에 트랜지스터를 제조할 수 있다. 또한, 유리 기판은 투명이기 때문에 기판 위의 트랜지스터를 사용한 반도체 장치에서의 빛의 투과를 제어할 수 있다. 또는, 트랜지스터의 막 두께가 얇기 때문에, 트랜지스터를 구성하는 막의 일부는, 빛을 투과시킬 수 있다. 그래서, 디자인성의 향상을 도모할 수도 있다.
안테나(103a)는, 스퍼터링법이나 CVD법, 스핀코팅법 등에 의하여 도전막을 형성한 후, 상기 도전막을 패터닝하여 형성하여도 좋고, 잉크젯법으로 대표되는 액적토출법, 또는 스크린 인쇄법 등에 의하여 형성하여도 좋고, 에디티브법 또는 세미 에디티브법 등의 도금 기술을 사용하여 형성하여도 좋다. 안테나(103b)는, 안테나(103a)가 형성된 면과 다른 면에 기판(101)을 통하여 집적 회로부(102)와 전기적으로 접속하여 형성하면 좋다.
도 1a 내지 도 1b에서는, 기판(101)의 다른 쪽의 면에 안테나(103b)를 형성한 예를 나타낸다. 이 경우, 기판(101)의 다른 쪽의 면에 액적토출법, 스크린 인쇄법 등에 의하여 형성할 수 있다. 또한, 이 이외에도 미리 안테나(103b)가 형성된 기판과, 절연성을 가지는 기판(여기서는 기판(101))의 다른 쪽의 면을 접착성을 가지는 수지에 의하여 점착하여(접착시켜), 형성하여도 좋다. 점착하여 형성하는 경우에는, 안테나(103b)와 집적 회로부(102)와의 전기적인 접속은 도전성 입자 등을 사용할 수 있다.
관통 구멍(104)은, 어느 형상(직사각형, 원형, 타원형 등)으로 형성하여도 좋다.
영역(105)은, 집적 회로부(102)에 있어서 트랜지스터 등의 소자나 배선 등이 형성되지 않은 영역이지만, 반드시 형성할 필요는 없다. 안테나(103a) 또는 안테나(103b)의 한쪽을 코일 형상으로 하는 경우 등에 자장을 통하기 쉽게 하기 위하여 형성하는 것이 바람직하다.
도 1a 내지 도 1b에 나타낸 바와 같이, 복수의 안테나를 다른 면에 형성함으로써, 개개의 안테나의 형상을 크게 할 수 있다. 그 결과, 파장이 긴 전자파의 수신이나 통신거리의 확대가 가능하게 된다. 또한, 개개의 안테나의 레이아웃을 자유롭게 설계할 수 있기 때문에, 수신하는 전자파의 파장에 따라 다양한 형상의 안테나를 형성할 수 있게 된다. 또한, 한쪽의 면에 형성된 안테나를 온 칩 안테나로 함으로써, 각각의 기판 위에 형성된 안테나를 각각 집적 회로부에 점착하여 형성할 필요가 없기 때문에, 집적 회로부와 안테나의 접속 불량을 방지할 수 있다.
또한, 부착 등에 의하여 형성하는 안테나(103b)를 안테나(103a) 상방에 형성한 구성으로 하여도 좋지만, 집적 회로부(102) 및 안테나(103a)가 형성된 기판(101)의 면과 반대 측의 면에 형성함으로써, 집적 회로부(102)와 안테나(103b)와의 접속에 사용되는 배선이 안테나(103a)의 배치 위치를 제한하지 않기 때문에 바람직하다.
본 실시형태에서 나타내는 반도체 장치는, 집적 회로부(102)의 면적 S를 기판(101)의 면적 S'와 비슷하게 되도록 형성한다. 바람직하게는, 대략 동일한 면적(S=S')으로 한다. 이렇게 함으로써, 집적 회로부(102)와 동일한 공정에서 형성 된 제 1 안테나를 크게 형성할 수 있기 때문에, 통신거리의 확대가 가능하게 된다. 본 실시형태에서는, 상술한 바와 같이, 1장의 대형 기판으로부터 집적 회로부(102)가 형성된 칩을 복수개 제작할 수 있기 때문에, 집적 회로부(102)를 크게 형성한 경우에도 Si 기판을 사용한 경우와 비교하여 저비용화를 도모할 수 있다.
또한, 안테나(103b)의 대부분(바람직하게는, 전부)이 집적 회로부(102)와 겹치는 구성으로 하여도 좋다. 이와 같이 형성함으로써, 대형 기판에 형성된 복수의 집적 회로부(102)를 분단할 때, 집적 회로부(102)의 사이즈에 따라 분단할 수 있기 때문에, 1장의 대형 기판으로부터 복수의 반도체 기판을 얻을 수 있다. 또한, 대형 기판에 형성된 복수의 집적 회로부(102)를 분단하기 전에 각각의 집적 회로부(102)에 안테나(103b)를 점착할 수 있기 때문에 공정을 간략화할 수 있다. 이 경우, 집적 회로부(102)가 안테나(103a) 및 안테나(103b)와 중첩한 구성으로 된다. 또한, 안테나(103b)와 집적 회로부(102)를 겹쳐 형성하는 경우에도, 집적 회로부(102)의 면적을 크게 형성함으로써 통신거리의 저하를 억제할 수 있다.
다음, 본 실시형태에서 나타내는 반도체 장치에 있어서 블록도를 참조하여 설명한다.
도 2에 나타내는 반도체 장치는, 제 1 안테나(103a) 및 제 2 안테나(103b)와 송수신 회로부(110)와, 메모리 회로(114)와, 메모리 제어화로(115)와, 전원회로(116)를 가진다. 또한, 송수신 회로부(110)는, 제 1 안테나(103a) 또는 제 2 안테나(103b)에서 수신한 무선 신호의 전력을 전원 전위로 변환하는 정류회로(111), 무선신호로부터 데이터를 추출하는 복조회로(112), 송수신 회로부(110)로부터 데이 터를 송신하는 변조회로(113)에 의하여 구성된다.
정류회로(111)는, 일례로서 제 1 안테나(103a) 또는 제 2 안테나(103b)로 수신한 교류신호를 정류화 및 평활화하여 전원회로(116)에 직류신호를 공급하는 회로이다. 복조회로(112)는, 일례로서 제 1 안테나(103a) 또는 제 2 안테나(103b)에서 수신한 교류신호를 다이오드 등에 의하여 복조한 신호로 변환하여 메모리 제어회로(115)에 의해 출력하는 회로이다. 변조회로(113)는, 일례로서 메모리 제어회로(115)로부터 판독된 데이터를 기초로 반도체 장치의 입력 임피던스의 변화에 따라 통신기로부터 출력된 반송파를 반사하는 강도를 변화시켜 ASK(진폭편이;Amplitude shift keying)변조를 행하여, 통신기에 데이터를 송신하는 회로로 할 수 있다.
메모리 회로(114)는, 집적 회로부(102)의 데이터를 보유하는 회로이고, 일례로서 불휘발성 메모리로 분류되는 마스크ROM, EPROM, EEPROM, 플래시 메모리, 강유전체 메모리 등을 사용할 수 있다. 또한, 반도체 장치에 배터리를 형성하여, 메모리 회로(114)에 전력이 정상적으로 공급되는 구성이면, 휘발성 메모리로 분류되는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory)을 사용할 수 있다.
메모리 제어회로(115)는, 송수신 회로부(110)로부터 출력된 복조신호를 기초로 메모리 회로(114)로부터의 데이터의 판독을 제어하는 회로이고, 일례로서 박막 트랜지스터로 구성되는 복수의 논리회로를 조합하여 메모리 회로(114)로부터의 데이터의 판독을 제어하는 회로로 할 수 있다.
전원회로(106)는, 일례로서 박막 트랜지스터를 사용하여 구성되는 레귤레이터에 의하여 입력되는 신호를 정전압화하는 회로로 할 수 있다.
또한, 반도체 장치에 있어서, 무선통신의 신호의 전송방식은, 전자결합방식, 전자유전방식(예를 들면, 13.56MHz 대역), 전계방식(예를 들면, UHF대역(860 내지 960MHz 대역), 2.45GHz대역 등)을 적용할 수 있다. 전자결합방식을 사용하는 경우에는, 제 1 안테나(103a), 제 2 안테나(103b)를 코일 형상으로 형성하여, 전해방식을 사용하는 경우에는 제 1 안테나(103a), 제 2 안테나(103b)를 모노폴 안테나, 다이폴 안테나, 패치 안테나 등으로 하면 좋다. 물론, 반도체 장치에 있어서, 전자유도방식과 전해방식 양쪽에 의하여 통신하는 구성으로 하여도 좋고, 전자유도방식 또는 전해 방식의 한쪽만에 의하여 통신을 행하는 구성으로 하여도 좋다.
또한, 도 2에 나타내는 반도체 장치에 있어서, 제 1 안테나(103a)와 제 2 안테나(103b)의 한쪽을 수신 전용의 안테나로 하고, 다른 쪽은 송신 전용의 안테나로서 형성한 구성으로 하여도 좋다(도 3 참조). 이 경우, 반도체 장치는, 정보의 수신과 송신을 다른 파장의 전자파를 이용하여 행할 수 있다.
또한, 실시형태에서는, 반도체 장치에 2개의 안테나를 형성한 경우를 나타냈지만, 이에 한정되지 않고, 3개 이상의 안테나를 형성한 구성으로 하여도 좋다. 보다 복수의 안테나를 형성한 경우에도, 다른 2개의 면에 복수의 안테나를 형성함으로써 안테나의 레이아웃의 제한을 완화할 수 있다.
본 실시형태는, 본 명세서의 다른 실시형태에서 나타낸 반도체 장치의 구성과 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 상기 실시형태와 다른 반도체 장치의 구성에 관하여, 도면을 참조하여 설명한다.
본 실시형태에서 나타내는 반도체 장치는, 기판(101)의 제 1 면(한쪽의 면)측에 형성된 집적 회로부(102)와 상기 집적 회로부(102) 상방에 형성된 제 1 안테나(103a)와 기판(101)의 제 2 면(다른 쪽의 면)측에 형성된 제 2 안테나(103b)를 가진다(도 4 참조). 집적 회로부(102)는, 제 1 집적 회로부(102a)와 제 2 집적 회로부(102b)를 가지고 각각 제 1 안테나(103a), 제 2 안테나(103b)와 전기적으로 접속된다.
제 1 안테나(103a)는, 제 1 집적 회로부(102a)와 전기적으로 접속하도록 형성된 온 칩 안테나이다. 제 2 안테나(103b)는, 기판(101)에 형성된 관통 구멍(104)을 통하여 제 2 집적 회로부(102b)와 전기적으로 접속하도록 형성된 안테나이다.
또한, 도 4a 내지 도 4b에서는, 안테나(103b)가 형성된 기판(131)과 절연성을 가지는 기체(여기서는 기판(101))의 다른 쪽의 면을 접착성을 가지는 수지(133)를 사용하여 점착한 예를 나타낸다. 또한, 안테나(103b)와 제 2 집적 회로부(102b)는 도전성 입자(132)에 의하여 전기적으로 접속된다. 물론, 도 1a 내지 도 1b에 나타낸 바와 같이 기판(101)의 다른 쪽의 면에 안테나(103b)를 직접 형성한 구성으로 하여도 좋다.
또한, 제 1 집적 회로부(102a)는 제 1 송수신 회로부(110a)와 제 1 메모리 회로(114a)와 제 1 메모리 제어회로(115a)와 제 1 전원회로(116a)를 가진다. 제 1 송수신 회로부(110a)는, 제 1 안테나(103a)에서 수신한 무선신호의 전력을 전원전위로 변환하는 제 1 정류회로(111a), 무선신호로부터 데이터를 추출하는 제 1 복조회로(112a), 제 1 송수신회로부(110a)로부터 데이터를 송신하는 제 1변조회로(113a)로 구성된다(도 5 참조).
또한, 제 2 집적 회로부(102b)는 제 2 송수신 회로부(110b)와 제 2 메모리 제어회로(115b)와 제 2 전원회로(116b)를 가진다. 제 2 송수신 회로부(110b)는, 제 2 안테나(103b)에서 수신한 무선신호의 전력을 전원전위로 변환하는 제 2 정류회로(111b), 무선신호로부터 데이터를 추출하는 제 2 복조회로(112b), 제 2 송수신회로부(110b)로부터 데이터를 송신하는 제 2 변조회로(113b)로 구성된다
본 실시형태에서 나타내는 반도체 장치는, 상기 실시형태 1에서 나타낸 반도체 장치와 비교하여 복수의 안테나마다 집적 회로부를 형성하는 점이 다르고, 각각의 안테나의 송수신을 독립하여 제어할 수 있다. 따라서, 다른 주파수의 무선신호를 각각의 안테나로 동시에 송수신할 수 있게 된다.
또한, 반도체 장치에 코일 형상의 안테나를 형성하는 경우에는, 코일 형상의 안테나 내측에 위치하는 제 1 집적 회로부(102a)와 제 2 집적 회로부(102b)의 한 쪽 또는 양쪽 모두에 트랜지스터 등의 소자를 형성하지 않는 영역을 형성하여도 좋다. 상기 영역을 형성함으로써 코일 형상으로 형성된 안테나가 전자유전에 의하여 통신기와 통신을 행할 때의 자계를 통하기 쉽게 할 수 있다.
또한, 도 6a는, 반도체 장치의 상면의 모식도이고, 도 6b는 도 6a에 있어서 의 A1-B1 간의 단면의 모식도이다. 또한, 기판(101)으로서 가요성을 가지는 재료를 사용한 경우에는, 상품의 만곡한 면 등에 반도체 장치를 형성할 수 있다. 이 경우, 제 1 집적 회로부(102a)와 제 2 집적 회로부(102b)의 사이에 박막 트랜지스터 등의 소자를 형성하지 않는 영역(121)을 형성하여, 상기 영역에 선택적으로 응력을 집중시키는 구조로 함으로써, 반도체 장치를 구부린 경우에도 소자의 파괴를 방지할 수 있다. 예를 들면, 영역(121)에 있어서의 반도체 장치의 표면의 절연막(123)과 기판(101:안테나(103b)를 점착한 경우에는 기판(131))의 한쪽 또는 양쪽(여기서는 기판(101))에 오목부(122)를 형성하는 구성으로 할 수 있다(도 6a 내지 도 6b 참조). 그 결과, 반도체 장치를 만곡시킨 경우에 선택적으로 영역(121)에 응력을 집중시킬 수 있고, 곡면을 따라 반도체 장치를 형성한 경우에도 박막 트랜지스터 등의 파손을 방지할 수 있다.
본 실시형태는, 본 명세서의 다른 실시형태에서 나타낸 반도체 장치의 구성과 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태와 다른 반도체 장치의 구성에 관하여, 도면을 참조하여 설명한다. 또한, 도 7a는, 반도체 장치의 상면의 모식도이고, 도 7b는 도 7a에 있어서의 A1-B1 간의 단면의 모식도이다.
본 실시형태에서 나타내는 반도체 장치는, 기판(101)의 제 1 면(한쪽의 면)측에 형성된 집적 회로부(102)와 상기 집적 회로부(102) 상방에 형성된 제 1 안테 나(103a)와 상기 제 1 안테나(103a) 상방에 형성된 제 3 안테나(103c)와, 기판의 제 2 면(다른 쪽의 면)측에 형성된 제 2 안테나(103b)를 가진다(도 7a 내지 도 7b 참조). 또한, 여기서는 제 1 안테나(103a)와 집적 회로부(102)를 구성하는 박막 트랜지스터와 전기적으로 접속된 배선(134)을 동일한 면 위에 형성한 경우를 나타낸다.
제 1 안테나(103a)는, 집적 회로부(102)와 전기적으로 접속하도록 형성된 온 칩 안테나이다. 제 2 안테나(103b)는, 기판(101)에 형성된 관통 구멍(104)을 통하여 집적 회로부(102)와 전기적으로 접속하여 형성된 안테나이다. 제 3 안테나(103c)는, 제 1 안테나(103a)의 통신거리를 확대하기 위하여 형성된 부스터 안테나이다.
도 7a 내지 도 7b에서는, 안테나(103c)가 형성된 기판(135)과 절연막(123)을 접착성을 가지는 수지(136)를 사용하여 점착하여 형성한 예를 나타낸다. 부스터 안테나로서 기능하는 제 3 안테나(103c)는, 집적 회로부(102), 제 1 안테나(103a)와 전기적으로 접속할 필요가 없기 때문에, 절연 상태가 된다. 따라서, 제 3 안테나(103c)를 점착하여 형성하는 경우에도, 집적 회로부(102) 등과 전기적인 접속을 취할 필요가 없기 때문에 접속 불량이 생길 우려가 없다.
또한, 도 7a 내지 도 7b에 있어서, 제 2 안테나(103b)는 기판(101)의 다른 쪽의 면에 형성된 예를 나타내지만, 도 4a 내지 도 4b에 나타내는 바와 같이, 제 2 안테나(103b)가 형성된 기판(131)과 기판(101)의 다른 쪽의 면을 점착하여 형성하여도 좋다.
본 실시형태에서 나타내는 반도체 장치는, 제 2 안테나(103b) 또는 제 3 안테나(103c)를 이용하여 통신기(130)와 무선통신을 행하고, 제 3 안테나(103c)에서 수신한 신호는 제 1 안테나(103a)의 전자유도에 의하여 집적 회로부(102)에 공급된다(도 8 참조). 또한, 상기 도 5에서 나타낸 바와 같이, 제 1 안테나(103a)와 접속하는 제 1 집적 회로부와 제 2 안테나(103b)와 접속하는 제 2 집적 회로부를 형성한 구성으로 하여도 좋다.
이와 같이, 제 3 안테나(103c)를 형성함으로써, 제 1 안테나(103a)와 집적 회로부(102)를 구성하는 배선(134)을 동일면 위에 형성하는 경우나 동일면 위에 복수의 온 칩 안테나를 형성하는 경우 등의 제 1 안테나(103a)의 레이아웃이 제한되는 경우에도 통신거리의 저하를 억제할 수 있다.
본 실시형태는, 본 명세서의 다른 실시형태에서 나타낸 반도체 장치의 구성과 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태에서 나타낸 반도체 장치의 제작 방법의 일례에 관하여, 도면을 참조하여 설명한다. 본 실시형태에 있어서는, 반도체 장치의 집적 회로부를 박막 트랜지스터 등의 소자로 형성하는 경우에 대하여 설명한다. 또한, 실시형태에서는, 박막 트랜지스터 등의 소자를 일단 지지 기판에 형성한 후, 가요성을 가지는 기판에 전치하여 반도체 장치를 제작하는 경우에 관하여 설명한다. 또한, 본 실시형태에서는, 1개의 기판에 집적 회로부가 형성된 복수의 칩 및 안테나를 형성하여(여기서는, 세로 4×가로 3), 복수의 반도체 장치를 제작하는 경 우에 대하여 설명한다. 이하의 설명에 있어서, 도 9a 내지 도 10c는, 상면도의 모식도이고, 도 11a 내지 도 15는 도 9a 내지 도 10c에 있어서의 A-B 간의 단면도의 모식도이다.
우선, 기판(701)의 일 표면에 박리막(702)을 형성하고, 계속하여 하지가 되는 절연막(703) 및 비정질 반도체 막(704)(예를 들면, 비정질 규소를 함유하는 막)을 형성한다(도 9a, 도 11a 참조). 박리층(702), 절연막(703) 및 비정질 반도체 막(704)은, 연속으로 형성할 수 있다. 연속으로 형성함으로써 대기에 노출되지 않기 때문에 불순물의 혼입을 방지할 수 있다. 또한, 이하의 공정에 있어서, 도 9a에 표시된 복수의 영역(750)에 각각 반도체 장치를 구성하는 집적 회로부 및 안테나가 형성된다.
기판(701)은 유리 기판, 석영 기판, 금속 기판이나 스테인리스 기판, 본 공정의 처리 온도에 견딜 수 있는 내열성이 있는 플라스틱 기판 등을 사용하면 좋다. 이러한 기판이면, 그 면적이나 형상에 큰 제한은 없기 때문에, 예를 들면, 1변이 1m 이상이며, 직사각형인 것을 사용하면, 생산성을 각별히 향상시킬 수 있다. 이러한 이점은 원형의 실리콘 기판을 사용하는 경우와 비교하면, 큰 우위점이다. 따라서, 집적 회로부를 크게 형성한 경우에도 실리콘 기판을 사용하는 경우와 비교하여 저비용화를 실현할 수 있다.
또한, 본 공정에서는 박리층(702)을 기판(701)의 전면에 형성하지만, 필요에 따라, 기판(701)의 전면에 박리층을 형성한 후에 포토리소그래피 방법에 의하여 박리층(702)을 선택적으로 형성하여도 좋다. 또한, 기판(701)에 접하도록 박리 층(702)을 형성하지만, 필요에 따라, 기판(701)에 접하도록 산화규소(SiOx)막, 산화질화규소(SiOxNy)(x>y)막, 잘화규소(SiNx)막, 질화산화규소(SiNxOy)(x>y)막 등의 절연막을 형성하고, 상기 절연막에 접하도록 박리층(702)을 형성하여도 좋다.
박리층(702)은 금속막이나 금속막과 금속산화막의 적층 구조 등을 사용할 수 있다. 금속막으로서는 텅스텐(W), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 니오븀(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir)으로부터 선택된 원소 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물 재료로 된 막을 단층 또는 적층하여 형성한다. 또한, 이들의 재료는, 스퍼터링법이나 플라즈마 CVD법 등의 각종 CVD법 등을 사용하여 형성할 수 있다. 금속막과 금속산화막의 적층 구조로서는 상술한 금속막을 형성한 후에, 산소 분위기하 또는 N2O 분위기하에 있어서의 플라즈마 처리, 산소 분위기하 또는 N2O 분위기하에 있어서의 가열처리를 함으로써, 금속막 표면에 상기 금속막의 산화물 또는 산화질화물을 형성할 수 있다. 또한, 금속막을 형성한 후에 오존수 등의 산화력이 강한 용액으로 표면을 처리함으로써 금속막 표면에 상기 금속막의 산화물, 또는 산화질화물을 형성할 수 있다.
절연막(703)은 스퍼터링법이나 플라즈마 CVD법 등에 의하여, 규소의 산화물 또는 규소의 질화물을 포함하는 막을 단층 또는 적층으로 형성한다. 하지가 되는 절연막이 2층 구조인 경우, 예를 들면, 1층째로서 질화산화규소막을 형성하고, 2층째로서 산화질화규소막을 형성하면 좋다. 하지가 되는 절연막이 3층 구조인 경우, 1층째의 절연막으로서 산화규소막을 형성하고, 2층째의 절연막으로서 질화산화규소막을 형성하고, 3층째의 절연막으로서 산화질화규소막을 형성하면 좋다. 또는, 1층째의 절연막으로서 산화질화규소막을 형성하고, 2층째의 절연막으로서 질화산화규소막을 형성하고, 3층째의 절연막으로서 산화질화규소막을 형성하면 좋다. 하지가 되는 절연막은 기판(701)으로부터 불순물의 침입을 방지하는 블로킹 막으로서 기능한다.
반도체 막(704)은 스퍼터링법, LPCVD법, 플라즈마 CVD법 등에 의하여, 25nm 내지 200nm(바람직하게는 30nm 내지 150nm)의 두께로 형성한다. 반도체 막(704)으로서는, 예를 들면, 비정질 규소막을 형성하면 좋다.
다음, 비정질 반도체 막(704)에 레이저 광을 조사하여 결정화를 행한다. 또한, 레이저 광의 조사와 RTA 또는 퍼니스 어닐로를 사용하는 열결정화법, 졀정화를 조장하는 금속원소를 사용하는 열결정화법을 조합한 방법 등에 의하여, 비정질 반도체 막(704)의 결정화를 행하여도 좋다. 그 후, 얻어지는 결정질 반도체 막을 원하는 형상으로 에칭하여, 결정질 반도체 막(704a 내지 704d)을 형성하고, 상기 결정질 반도체 막(704a 내지 704d)을 덮도록 게이트 절연막(705)을 형성한다(도 11b 참조).
결정질 반도체 막(704a 내지 704d)의 제작 공정의 일례를 이하에 간단하게 설명한다. 우선, 플라즈마 CVD법을 사용하여, 막 두께 50nm 내지 60nm의 비정질 반도체 막(예를 들면, 비정질규소막)을 형성한다. 다음, 결정화를 조장하는 금속원소인 니켈을 포함하는 용액을 비정질 반도체 막 위에 유지시킨 후, 비정질 반도 체 막에 탈수소화의 처리(500℃에서 1시간)와, 열결정화의 처리(550℃에서 4시간)를 행하여, 결정질 반도체 막을 형성한다. 그 후, 레이저 발진기에서 레이저 광을 조사하고, 포토리소그래피 방법을 사용함으로써, 결정질 반도체 막(704a 내지 704d)을 형성한다. 또한, 결정화를 조장하는 금속원소를 사용하는 열결정화를 행하지 않고, 레이저 광의 조사만으로 비정질 반도체 막의 결정화를 행하여도 좋다.
레이저 발진기로서는 연속 발진형 레이저 빔(CW 레이저 빔)이나 펄스 발진형 레이저 빔(펄스 레이저 빔)을 사용할 수 있다. 여기서 사용할 수 있는 레이저 빔은 Ar레이저, Kr레이저, 엑시머 레이저 등의 기체 레이저, 단결정인 YAG, YVO4, 포스터라이트(Mg2SiO4), YAlO3, GdVO4, 또는 다결정(세라믹)인 YAG, Y2O3, YVO4, YAlO3, GdVO4에, 불순물로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중의 1종 또는 복수 종 첨가되는 것을 매질로 하는 레이저, 유리레이저, 루비레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저 또는 금 증기 레이저 중의 1종 또는 복수 종으로부터 발진되는 것을 사용할 수 있다. 이러한 레이저빔의 기본파, 및 이들의 기본파의 제 2 고조파 내지 제 4 고조파의 레이저 빔을 조사함으로써 대입경의 결정을 얻을 수 있다. 예를 들면, Nd:YVO4 레이저(기본파 1064nm)의 제 2 고조파(532nm)나 제 3 고조파(355nm)를 사용할 수 있다. 이 때, 레이저의 파워 밀도는 0.01 내지 100MW/cm2 정도(바람직하게는 0.1 내지 10MW/cm2)가 필요하다. 그리고, 주사 속도를 10cm/sec 내지 2000cm/sec 정도로 하여 조사한다. 또한, 단결정인 YAG, YVO4, 포스터라이트(Mg2SiO4), YAlO3, GdVO4, 혹은 다결정(세라믹)인 YAG, Y2O3, YVO4, YAlO3, GdVO4에, 불순물로서 Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta 중의 1종 또는 복수 종 첨가되는 것을 매질로 하는 레이저, Ar 이온 레이저, 또는 Ti:사파이어 레이저는 연속 발진이 가능하고, Q스위치 동작이나 모드 동기 등을 행함으로써, 10MHz 이상의 발진 주파수에서 펄스 발진도 가능하다. 10MHz 이상의 발진 주파수로 레이저 빔을 발진시키면, 반도체 막이 레이저에 의해 용융된 후 고화되기 전까지의 사이에, 다음 펄스가 반도체 막에 조사된다. 따라서, 발진 주파수가 낮은 펄스 레이저를 사용하는 경우와 달리, 반도체 막 중에 있어서, 고액계면을 연속적으로 이동시킬 수 있기 때문에, 주사 방향을 향하여 연속적으로 성장한 결정립을 얻을 수 있다.
다음, 결정질 반도체 막(704a 내지 704d)을 덮는 게이트 절연막(705)을 형성한다. 게이트 절연막(705)은 CVD법이나 스퍼터링법 등에 의하여, 규소의 산화물 또는 규소의 질화물을 포함하는 막을, 단층 또는 적층하여 형성한다. 구체적으로는, 산화규소를 포함하는 막, 산화질화규소를 포함하는 막, 질화산화규소를 포함하는 막을, 단층 또는 적층하여 형성한다.
또한, 게이트 절연막(705)은 결정질 반도체 막(704a 내지 704d)에 대하여 고밀도 플라즈마 처리를 행하여, 표면을 산화 또는 질화함으로써 형성하여도 좋다. 예를 들면, He, Ar, Kr, Xe 등의 희가스와, 산소, 산화질소(NO2), 암모니아, 질소, 수소 등의 혼합 가스를 도입한 플라즈마 처리로 형성한다. 이 경우의 플라즈마의 여기는, 마이크로파의 도입에 의하여 행하면, 저전자 온도에서 고밀도의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마로 생성된 산소 라디컬(OH 라디컬을 포함하는 경우도 있음)이나 질소 라디컬(NH 라디컬을 포함하는 경우도 있음)에 의하여, 반도체 막의 표면을 산화 또는 질화할 수 있다.
이러한 고밀도 플라즈마를 사용한 처리에 의하여, 1nm 내지 20nm, 대표적으로는 5nm 내지 10nm의 절연막이 반도체 막에 형성된다. 이 경우의 반응은 고상반응이기 때문에, 상기 절연막과 반도체 막의 계면 준위 밀도는 극히 낮게 할 수 있다. 이러한, 고밀도 플라즈마 처리는 반도체 막(결정성 규소, 또는 다결정 규소)을 직접 산화(혹은 질화)하기 때문에, 형성되는 절연막의 두께의 편차를 이상적으로는 극히 작게 할 수 있다. 또한, 결정성 규소의 결정입계에서도 산화가 강하게 일어나는 경우가 없기 때문에, 매우 바람직한 상태가 된다. 즉, 여기에서 나타내는 고밀도 플라즈마 처리로 반도체 막의 표면을 고상산화함으로써, 결정입계에 있어서 지나치게 산화반응을 시키지 않고, 균일성이 좋고, 계면 준위 밀도가 낮은 절연막을 형성할 수 있다.
게이트 절연막(705)은 고밀도 플라즈마 처리에 의하여 형성되는 절연막만을 사용하여도 좋고, 그것에 플라즈마나 열 반응을 이용한 CVD법으로 산화실리콘, 산질화실리콘, 질화실리콘 등의 절연막을 퇴적하여, 적층시켜도 좋다. 어느 것으로 하여도 고밀도 플라즈마로 형성한 절연막을 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지스터는 특성의 편차를 작게 할 수 있다.
또한, 반도체 막에 대하여, 연속 발진 레이저 또는 10MHz 이상의 주파수에서 발진하는 레이저 빔을 조사하면서 일 방향으로 주사하여 결정화시켜 얻어진 결정질 반도체 막(704a 내지 704d)은 그 레이저 광의 주사 방향으로 결정이 성장하는 특성이 있다. 그 주사 방향을 채널 길이 방향(채널 형성 영역이 형성될 때에 캐리어가 흐르는 방향)에 맞춰 트랜지스터를 배치하고, 상기 게이트 절연층과 조합함으로써, 특성 편차가 작고, 또 전계 효과 이동도가 높은 박막 트랜지스터(TFT)를 얻을 수 있다.
다음, 게이트 절연막(705) 위에 제 1 도전막과 제 2 도전막을 적층하여 형성한다. 여기서는, 제 1 도전막은 플라즈마 CVD법이나 스퍼터링법 등에 의하여, 20nm 내지 100nm의 두께로 형성한다. 제 2 도전막은 100nm 내지 400nm의 두께로 형성한다. 제 1 도전막과 제 2 도전막은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nd) 등으로부터 선택된 원소 또는 이들 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성한다. 또는, 인 등의 불순물 원소를 도핑한 다결정규소로 대표되는 반도체 재료에 의하여 형성한다. 제 1 도전막과 제 2 도전막의 조합의 예를 들면, 질화탄탈 막과 텅스텐 막, 질화텅스텐 막과 텅스텐 막, 질화몰리브덴 막과 몰리브덴 막 등을 들 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에, 제 1 도전막과 제 2 도전막을 형성한 후에, 열 활성화를 목적으로 하는 가열처리를 행할 수 있다. 또한, 2층 구조가 아니고, 3층 구조인 경우에는, 몰리브덴 막과 알루미늄 막과 몰리브덴 막의 적층 구조를 채용하면 좋다.
다음, 포토리소그래피 방법을 사용하여 레지스트로 이루어지는 마스크를 형 성하고, 게이트 전극과 게이트 배선을 형성하기 위한 에칭처리를 행하여, 반도체 막(704a 내지 704d)의 상방에 게이트 전극(707)을 형성한다.
다음, 포토리소그래피 방법에 의하여, 레지스트로 이루어지는 마스크를 형성하고, 결정질 반도체 막(704a 내지 704d)에, 이온 도핑법 또는 이온 주입법에 의하여, n형을 부여하는 불순물 원소를 저농도로 첨가한다. n형을 부여하는 불순물 원소는, 15족에 속하는 원소를 사용하면 좋고, 예를 들면, 인(P) 또는 비소(As)를 사용한다.
다음, 게이트 절연막(705)과 게이트 전극(707)을 덮도록, 절연막을 형성한다. 절연막은 플라즈마 CVD법이나 스퍼터링법 등에 의해, 규소, 규소의 산화물 또는 규소의 질화물의 무기 재료를 포함하는 막이나, 유기수지 등의 유기 재료를 포함하는 막을, 단층 또는 적층하여 형성한다. 다음에, 절연막을, 수직방향을 주체로 한 이방성 에칭에 의하여 선택적으로 에칭하여, 게이트 전극(707)의 측면에 접하는 절연막(708; 사이드 월이라고도 불린다)을 형성한다. 또한, 절연막(708)은 후에 LDD(Lightly Doped Drain) 영역을 형성할 때의 도핑용의 마스크로서 사용한다.
다음, 포토리소그래피 방법에 의하여 형성한 레지스트로 이루어지는 마스크와, 게이트전극(707) 및 절연막(708)을 마스크로서 사용하여, 결정질 반도체 막(704a 내지 704d)에 n형을 부여하는 불순물 원소를 첨가하여, 채널 형성 영역(706a)과, 제 1 불순물 영역(706b)과, 제 2 불순물 영역(706c)을 형성한다(도 11c 참조). 제 1 불순물 영역(706b)은, 박막 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능하고, 제 2 불순물 영역(706c)은, LDD 영역으로서 기능한다. 제 2 불순물 영역(706c)이 포함하는 불순물 원소의 농도는, 제 1 불순물 영역(706b)이 포함하는 불순물 원소의 농도보다 낮다.
계속하여, 게이트 전극(707). 절연막(708) 등을 덮도록 절연막을 단층 또는 적층하여 형성하고, 상기 절연막 위에 박막 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(731)을 형성한다. 그 결과, 박막 트랜지스터(730a 내지 730d)를 포함하는 소자층(751)을 얻을 수 있다(도 9b, 도 11d 참조). 또한, 박막 트랜지스터 등의 소자는, 영역(750)의 전면에 형성한 구성으로 하여도 좋고, 상기 실시형태에서 나타낸 바와 같이, 영역(750)의 일부(예를 들면, 중심부) 이외의 부분에 형성한 구성으로 하여도 좋다.
절연막은 CVD법, 스퍼터링법, SOG법, 액적토출법, 스크린 인쇄법 등에 의하여, 규소의 산화물이나 규소의 질화물 등의 무기재료, 폴리이미드, 폴리아미드, 벤조사이클로부텐, 아크릴, 에폭시 등의 유기재료나 실록산 재료 등에 의하여, 단층 또는 적층으로 형성한다. 여기서는, 절연막이 2층으로 형성한 예를 나타내며, 1층째의 절연막(709)으로서 질화산화규소막으로 형성하고, 2층째의 절연막(710)으로서 산화질화규소막으로 형성할 수 있다.
또한, 절연막(709, 710)을 형성하기 전, 또는 절연막(709, 710) 중의 1쪽 또는 양쪽 모두를 형성한 후에, 반도체 막(704)의 결정성의 회복이나 반도체 막에 첨가된 불순물 원소의 활성화, 또는 반도체 막의 수소화를 목적으로 한 가열처리를 행하면 좋다. 가열처리에는 열 어닐, 레이저 어닐법 또는 RTA법 등을 적용하면 좋 다.
도전막(731)은, 포토리소그래피 방법에 의하여 절연막(709, 710) 등을 에칭하여, 제 1 불순물 영역(706b)을 노출시키는 콘택트 홀을 형성한 후, 콘택트 홀을 충전하도록, 도전막을 형성하고, 상기 도전막을 선택적으로 에칭하여 형성한다. 또한, 도전막을 형성하기 전에, 콘택트 홀에 있어서 노출한 반도체 막(704a 내지 704d)의 표면에 실리사이드를 형성하여도 좋다.
또한, 도전막(731)은 CVD법이나 스퍼터링법 등에 의하여, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오듐(Nd), 탄소(C), 규소(Si)로부터 선택된 원소, 또는 이들의 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로, 단층 또는 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들면, 알루미늄을 주성분으로 하고 니켈을 포함하는 재료, 또는, 알루미늄을 주성분으로 하고 니켈과, 탄소와 규소의 한쪽 또는 양쪽을 포함하는 합금 재료에 상당한다. 도전막(731)은 예를 들면, 배리어 막과 알루미늄 실리콘(Al-Si)막과 배리어 막의 적층 구조, 배리어 막과 알루미늄 실리콘(Al-Si)막과 질화티타늄막과 배리어 막의 적층 구조를 채용하면 좋다. 또한, 배리어 막이란, 티타늄, 티타늄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄과 알루미늄 규소는 저항값이 낮고, 저렴하기 때문에, 도전막(731)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어 층을 형성하면, 알루미늄이나 알루미늄 규소의 힐로크(hillock)의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄으 로 이루어진 배리어 막을 형성하면, 결정질 반도체 막 위에 얇은 자연 산화막이 생겨도, 이 자연 산화막을 환원하여, 결정질 반도체 막과 양호한 콘택트를 취할 수 있다.
다음, 도전막(731)을 덮도록, 절연막(711)을 형성하고, 상기 절연막(711) 위에 개구부(712a, 712b)를 형성한다(도 12a 참조). 여기서는, 박막 트랜지스터(730c, 730d)의 소스 전극, 또는 드레인 전극으로서 기능하는 도전막(731)이 노출되도록 개구부(712a)를 형성한다. 또한, 절연막(703)이 노출되도록 개구부(712b)를 형성한다. 절연막(711)은 CVD법, 스퍼터링법, SOG법, 액적토출법 또는 스크린 인쇄법 등을 사용하여, 무기재료 또는 유기재료에 의하여, 단층 또는 적층으로 형성한다. 또한, 절연막(711)은 바람직하게는, 0.75μm 내지 3μm의 두께로 형성한다. 또한, 박리막(702)이 노출되도록 개구부(712b)를 형성하여도 좋고, 기판(701)이 노출 또는 기판(701)에 오목부가 형성되도록 개구부(712b)를 형성하여도 좋다.
다음, 절연막(711)의 표면 및 노출한 절연막(703, 709, 710)에 박막의 금속막(713)을 형성한다(도 12b 참조). 금속막(713)은, 절연막(711) 및 노출한 절연막(703, 709, 710)의 표면에 조화(粗化)처리를 한 후에 도금 처리를 행함으로써, 형성할 수 있다. 예를 들면, 절연막(711) 및 노출한 절연막(703, 709, 710)을 화학적으로 조화하여 표면에 요철을 형성한 후에 무전계 상태에서 구리(Cu) 도금 처리를 행하면 좋다. 또한, 도금 처리는, 구리에 한정되지 않고, 니켈(Ni), 금(Au), 백금(Pt), 은(Ag) 등을 사용하여도 좋다.
다음, 금속막(713) 위에 레지스트(714)를 선택적으로 형성한다(도 12c 참조). 레지스트(714)는, 도전막을 형성하고자 하는 부분을 제거한 영역에 형성한다.
다음, 레지스트(714)에 덮이지 않은 금속막(713) 위에 도전막(715)을 형성한다(도 13a 참조). 도전막(715)은, 도금 처리를 행함으로써, 형성할 수 있다. 예를 들면, 구리(Cu)를 사용한 전해 도금 처리에 의하여, 형성할 수 있다. 도금 처리는, 구리에 한정되지 않고, 니켈(Ni), 금(Au), 백금(Pt), 은(Ag) 등을 사용하여도 좋다.
다음, 레지스트(714) 및 도전막(715)에 덮이지 않은 금속막(713)을 선택적으로 제거함으로써, 도전막(716a 내지 716c)을 형성한다(도 9c, 도 13b 참조). 또한, 도전막(716a)은, 온 칩의 안테나로서 기능하고, 도전막(716b, 716c)은, 박막 트랜지스터 등의 소자의 있어서의 배선으로 기능한다. 도전막(716c)은, 후에 형성되는 안테나와 전기적으로 접속하기 위한 배선이다.
본 실시형태에서는, 안테나로서 기능하는 도전막(도전막(716a))과 배선으로서 기능하는 도전막(도전막(716b, 716c))을 동시에 형성한다. 이 경우, 제작 공정을 생략할 수 있기 때문에 저비용화를 도모할 수 있다. 물론, 안테나로서 기능하는 도전막(716a)과 배선으로서 기능하는 도전막(716b, 716c)을 별도 형성하여도 좋다.
또한, 도전막(716a 내지 716c)의 제작은, 도 12b 내지 도 13b에 나타낸 방법에 한정되지 않고, 도전막(731)의 제작 방법과 동일하게 CVD법이나 스퍼터링법 등에 의하여 형성한 후, 포토리소그래피 방법을 사용하여 형성하여도 좋다. 또한, 액적토출법이나 스크린 인쇄법 등에 의하여 직접 패턴을 형성하여도 좋다. 스크린 인쇄법에 의하여 도전막(716a, 716b)을 형성하는 경우에는, 예를 들면 도 12a의 상태인 채로 형성한 후, 은 등의 도전성의 페이스트를 절연막(711) 위에 선택적으로 형성하고, 그 후, 50℃ 내지 350℃의 가열 처리를 행하여 도전막(716a 내자 716c)으로 하면 좋다. 또한, 도전막(716c)은 도전막(731)과 동시에 형성할 수도 있다.
다음, 박막 트랜지스터(730a 내지 730d)나 안테나로서 기능하는 도전막(716a) 등을 포함하는 소자 형성층을 기판(701)으로부터 박리한다.
우선, 도전막(716a, 716b)을 덮도록 절연막(717)을 형성한 후, 레이저 광을 조사함으로써 개구부(718)를 형성한다(도 10c, 도 13c 참조). 계속하여, 소자 형성층(719)의 한쪽의 면(여기서는 절연막(717)의 표면)을 시트 재료(720)에 점착한 후, 기판(701)으로부터 소자 형성층(719)을 박리한다(도 14a 참조). 시트 재료(720)로서는, 핫 멜트 필름 등의 플라스틱 필름을 사용할 수 있다. 또한, 후에 시트 재료(720)를 박리하는 경우에는, 열을 가하는 것으로 점착력이 약해지는 열 박리 테이프를 사용할 수 있다.
또한, 박리할 때, 물이나 오존 수 등의 수용액으로 박리하는 면을 적시면서 행함으로써, 박막 트랜지스터(730a 내지 730d) 등의 소자가 정전기 등에 의하여 파괴되는 것을 방지할 수 있다. 또한, 소자 형성층(719)이 박리된 기판(701)을 재이용함으로써 저비용화를 실현할 수 있다.
또한, 소자 형성층(719)의 다른 쪽의 면(기판(701)으로부터 박리에 의하여 노출한 면)에 있어서, 도전막(716c)을 노출시킨 후(도 10b, 도 14b 참조), 안테나 로서 기능하는 도전막(722)과 전기적으로 접속한다. 여기서는, 점착성을 가지는 수지(723)를 사용하여 소자 형성층(719)과 도전막(722)이 형성된 기판(721)을 접착한다. 또한, 수지(723)에 포함되는 도전성 입자(724)에 의하여 도전막(716c)과 도전막(722)을 전기적으로 접속한다. 아와 같이, 복수의 소자 형성층(719)의 각각에 도전막(722)을 한번에 형성함으로써 공정의 간략화를 도모할 수 있다.
따라서, 도전막(722)은, 절연성을 가지는 기체(여기서는 절연막(703))를 통하여 집적회로부를 구성하는 박막 트랜지스터(703d)와 전기적으로 접속된 구성이 된다. 또한, 기판(701)으로부터 소자 형성층(719)을 박리한 후, 도전막(716c)이 노출되지 않은 경우에는 절연막(703) 등에 연삭 처리, 연마 처리를 행함으로써 노출시킬 수 있다. 또한, 도전막(716c)이 노출되지 않은 경우에도 절연막(703) 등을 통하여 도전막(716c)과 겹치도록 도전막(722)을 형성한 후, 레이저 광의 조사를 행함으로써 도전막(716c)과 도전막(722)을 전기적으로 접속할 수도 있다(도 16a, 도 16b 참조).
기판(721)은, 플라스틱 기판 등을 사용할 수 있다. 플라스틱 기판을 사용함으로써 싸고 가요성을 가지는 반도체 장치를 얻을 수 있다. 또한, 여기서는 기판(721) 위에 형성된 도전막(722)을 소자 형성층(719)에 점착하여 형성하지만, 안테나로서 기능하는 도전막(722)은, 소자 형성층(719)의 다른 쪽의 면에 액적토출법 또는 스크린 인쇄법 등에 의하여 형성하여도 좋다.
다음, 도전막(722)이 형성된 소자 형성층(719)을 다이싱, 스크라이빙 또는 레이저 컷법 등에 의하여 선택적으로 분단함으로써, 복수의 반도체 장치를 얻을 수 있다(도 10c, 도 15 참조). 또한, 본 실시형태에서는, 반도체 장치를 3mm×3mm 내지 20mm×20mm의 사이즈로 형성하는 것이 바람직하다.
또한, 본 실시형태에서는, 복수의 소자 형성층(719)에 안테나로서 기능하는 도전막(722)이 형성된 기판(721)을 각각 점착한 후에, 분단함으로써 복수의 반도체 장치를 제작하는 경우를 나타냈지만, 복수의 소자 형성층(719)을 복수로 분단한 후에 안테나로서 기능하는 도전막(722)이 형성된 기판(721)을 점착하여도 좋다. 이 경우, 소자 형성층(719)을 포함하는 집적 회로부와 기판(721)을 다른 크기로 형성할 수 있다. 한편, 상술한 공정(도 14b 내지 도 15)에 있어서는, 소자 형성층(719)을 포함하는 집적회로부와 기판(721)의 면적이 대략 동일하게 된다.
또한, 본 실시형태에서는, 기판(701) 위에 박막 트랜지스터나 안테나 등의 소자를 형성한 후, 상기 기판(701)으로부터 박리함으로써 가요성을 가지는 반도체 장치를 제작하는 경우에 대하여 나타냈지만, 이것에 한정되지 않는다.
예를 들면, 기판(701) 위에 박리층(702)을 형성하지 않고, 도 11a 내지 도 13b까지의 공정을 끝낸 후, 기판(701)을 연삭 처라, 연마 처리하여 도전막(716c)을 노출시킨 후, 안테나로서 기능하는 도전막(722)을 점착하여 형성함으로써 반도체 장치를 얻을 수 있다. 또한, 이 때, 도 12a에 있어서 기판(701)에 오목부가 형성되도록, 개구부(712b)를 형성하고, 상기 개구부(712b)에 도전막(722)을 형성함으로써 박막화한 기판(701) 위에 박막 트랜지스터나 안테나 등의 소자가 형성된 반도체 장치를 제작할 수 있다. 이 경우, 안테나로서 기능하는 도전막(722)은, 기판(701)을 통하여 박막 트랜지스터와 전기적으로 접속된 구조가 된다.
본 실시형태에서 나타낸 반도체 장치의 제작 방법은, 본 명세서의 다른 실시형태에서 나타낸 반도체 장치의 제작에 적용할 수 있다.
(실시형태 5)
본 실시형태에서는, 상기 실시형태와 다른 반도체 장치의 제작 방법에 관하여, 도면을 참조하여 설명한다.
우선, 도전막(741)이 매립된 기판(701)을 준비한다(도 17a 참조). 도전막(741)은, 기판을 관통하여 매립되어도 좋고, 기판(701)에 형성된 오목부에 매립되어도 좋다.
다음, 기판(701)에 절연막(703)을 통하여 박막 트랜지스터(730a 내지 730d)를 형성한다(도 17b 참조). 상기 실시형태에서 나타낸 제작 방법을 사용할 수 있다.
다음, 박막 트랜지스터(730a 내지 730d)의 소스 영역 및 드레인 영역에 도달하는 개구부(742a) 및 기판(701)에 형성된 도전막(741)에 도달하는 개구부(742b)를 형성한다(도 17c 참조).
다음, 도전막(710) 위 및 개구부(742a, 742b)에 도전막(731)을 선택적으로 형성한다(도 17d 참조).
다음, 절연막(711)을 통하여, 안테나로서 기능하는 도전막(716a)과 배선으로서 기능하는 도전막(716b)을 형성한다(도 18a 참조).
다음, 절연막(741)과 전기적으로 접속하도록 안테나로서 기능하는 도전막(722)을 형성한다(도 18b 참조). 여기서는, 접착성을 가지는 수지(723)를 사용 하여 기판(701)과 도전막(722)이 형성된 기판(721)을 점착한다. 또한, 수지(723)에 포함되는 도전성 입자(724)에 의하여 도전막(741)과 도전막(722)을 전기적으로 접속한다. 또한, 기판(701)의 오목부에 도전막(741)을 형성한 경우에는, 기판(701)을 연삭 처리, 연마 처리에 의하여 박막화시켜 도전막(741)을 노출시킨 후에 도전막(722)과 접속한다.
이와 같이, 도전막이 매립된 기판을 사용함으로써, 제작 공정에 있어서 기판을 에칭하는 공정을 생략하여 간략화할 수 있다. 또한, 기판의 에칭에 따라, 발행하는 먼지 등의 불순물을 없앨 수 있다.
본 실시형태에서 나타낸 반도체 장치의 제작 방법은, 본 명세서의 다른 실시형태에서 나타낸 반도체 장치의 제작에 적용할 수 있다.
(실시형태 6)
본 실시형태에서는, 상기 실시형태와 다른 반도체 장치의 제작 방법에 관하여 도면을 참조하여 설명한다. 구체적으로는, 부스터 안테나를 가지는 반도체 장치의 제작 방법에 관하여 설명한다.
우선, 상술한 도 11a 내지 도 14b까지 동일하게 형성한다. 다음, 시트 재료(720)를 박리한다(도 19a, 도 20a 참조).
다음, 부스터 안테나로서 기능하는 도전막(743)이 형성된 기판(742)을 소자 형성층(719)의 한쪽의 면(여기서는 절연막(717)의 표면)에 점착하여 형성한다(도 19b, 도 20b 참조). 여기서는, 접착성을 가지는 수지(744)를 사용하여 도전막(743)이 형성된 기판(742)을 소자 형성층(719)의 한쪽의 면에 점착하여 형성한 다. 그 후, 상기 도 15에서 나타낸 바와 같이, 다이싱, 스크라이빙, 또는 레이저 컷법 등에 의하여 선택적으로 분단함으로써 복수의 반도체 장치를 얻을 수 있다(도 19c 참조).
또한, 기판(742)에 형성된 도전막(743)과 소자 형성층(719)에 형성된 박막 트랜지스터 등의 소자와는, 전기적으로 접속하지 않고 형성한다. 즉, 본 실시형태에서 나타내는 반도체 장치에 있어서, 도전막(716a)은, 온 칩 안테나이고, 도전막(743)은 외부 안테나(부스터 안테나)가 된다. 따라서, 외부(통신기)와의 정보의 송수신은, 도전막(743)으로 구성되는 안테나를 이용하여 행하고, 상기 도전막(743)으로 구성되는 안테나와 도전막(716b)으로 구성되는 안테나가 정보의 수수를 행함으로써 반도체 장치와 외부와의 통신이 행해진다.
이상과 같이, 본 실시형태에서 나타내는 반도체 장치는, 상기 반도체 장치를 구성하는 집적 회로부와 부스터 안테나가 기판(721)과 대략 동일한 면적으로 형성한다. 이러한 구성으로 함으로써, 온 칩 안테나로서 기능하는 도전막(716a)이 박막 트랜지스터 등의 배선에 따라 위치(레이아웃)가 제한되는 경우(예를 들면, 도전막(716a)과 도전막(716b)이 동일한 막 위에 형성되는 경우)에도, 통신거리를 확보할 수 있게 된다.
본 실시형태에서 나타낸 반도체 장치의 제작 방법은, 본 명세서의 다른 실시형태에서 나타낸 반도체 장치의 제작에 적용할 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 반도체 장치의 이용형태의 일례에 대하여 설 명한다. 본 발명의 반도체 장치의 용도는 광범위에 걸쳐, 비접촉으로 대상물의 이력 등의 정보를 명확하게 하고, 생산·관리 등에 유용한 상품이면 어느 것에나 적용할 수 있다. 예를 들면, 지폐, 동전, 유가증권류, 증서류, 무기명채권류, 포장용용기류, 서적류, 기록매체, 신변품, 탈것류, 식품류, 의류, 보건용품류, 생활용품류, 약품류 및 전자기기 등에 설치하여 사용할 수 있다. 이들의 예에 관해서 도 21a 내지 도 21h를 사용하여 설명한다.
지폐 및 경화란, 시장에 유통하는 금전으로, 특정한 지역에서 화폐와 동일하게 통용하는 것(금권), 기념 코인 등을 포함한다. 유가증권류는 수표, 증권, 약속 어음 등을 가리킨다(도 21a 참조). 증서류는 운전면허증, 주민등록증 등을 가리킨다(도 21b 참조). 무기명 채권류는 우표, 쌀 쿠폰, 각종 상품권 등을 가리킨다(도 21c 참조). 포장용 용기류는 도시락 등의 포장지, 페트병 등을 가리킨다(도 21d 참조). 서적류는 문서, 책 등을 가리킨다(도 21e 참조). 기록 매체는 DVD 소프트웨어, 비디오 테이프 등을 가리킨다(도 21f 참조). 탈것류는 자전거 등의 차량, 선박 등을 가리킨다(도 21g 참조). 신변품은 가방, 안경 등을 가리킨다(도 21h 참조). 식품류는 식료품, 음료 등을 가리킨다. 의류는 의복, 신발 등을 가리킨다. 보건용품류는 의료기구, 건강기구 등을 가리킨다. 생활용품류는 가구, 조명 기구 등을 가리킨다. 약품류는 의약품, 농약 등을 가리킨다. 전자기기는, 액정 표시장치, EL 표시장치, 텔레비전 장치(텔레비전 수상기, 박형 텔레비전 수상기), 휴대전화기 등을 가리킨다.
지폐, 경화, 유가증권류, 증서류, 무기명 채권류 등에 반도체 장치(80)를 형 성함으로써, 위조를 방지할 수 있다. 또한, 포장용 용기류, 서적류, 기록매체 등, 신변품, 식품류, 생활용품류, 전자기기 등에 반도체 장치(80)를 형성함으로써, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 도모할 수 있다. 탈것류, 보건용품류, 약품류 등에 반도체 장치(80)를 형성함으로써, 위조나 도난의 방지, 약품류라면, 약의 복용의 실수를 방지할 수 있다. 반도체 장치(80)를 형성하는 방법으로서는 물품의 표면에 붙이거나, 또는 물품에 매립하여 형성한다. 예를 들면, 책이라면 종이에 매립할 수 있고, 유기수지로 이루어지는 패키지라면 상기 유기수지에 매립하면 좋다.
이와 같이, 포장용 용기류, 기록매체, 신변품, 식품류, 의류, 생활용품류, 전자기기 등에 반도체 장치를 형성함으로써, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 도모할 수 있다. 또한, 탈것류에 반도체 장치를 설치함으로써, 위조나 도난을 방지할 수 있다. 또한, 동물 등의 생물에게 매립함으로써, 개개의 생물의 식별을 용이하게 행할 수 있다. 예를 들면, 가축 등의 생물에게 센서를 구비한 반도체 장치를 매립함으로써, 태어난 년도나 성별 또는 품종 등은 물론 체온 등의 건강 상태를 용이하게 관리할 수 있다. 특히, 상기 실시형태에서 나타낸 반도체 장치를 사용함으로써 만곡한 면에 형성하는 경우나 물품을 구부린 경우에도 안테나와 IC 칩의 접속 불량에 따른 반도체 장치의 불량을 방지하고, 또 통신거리를 확보할 수 있다.
본 실시형태에서 나타낸 반도체 장치의 제작 방법은, 본 명세서에 기재한 다른 실시형태의 반도체 장치에 적용할 수 있다.
도 1a 내지 도 1b는 본 발명의 반도체 장치의 일 구성예를 나타내는 도면.
도 2는 본 발명의 반도체 장치의 블록도의 일례를 나타내는 도면.
도 3은 본 발명의 반도체 장치의 블록도의 일례를 나타내는 도면.
도 4a 내지 도 4b는 본 발명의 반도체 장치의 일 구성예를 나타내는 도면.
도 5는 본 발명의 반도체 장치의 블록도의 일례를 나타내는 도면.
도 6a 내지 도 6b는 본 발명의 반도체 장치의 일 구성예를 나타내는 도면.
도 7a 내지 도 7b는 본 발명의 반도체 장치의 일 구성예를 나타내는 도면.
도 8은 본 발명의 반도체 장치의 블록도의 일례를 나타내는 도면.
도 9a 내지 도 9c는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 10a 내지 도 10c는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 11a 내지 도 11d는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 12a 내지 도 12c는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 13a 내지 도 13c는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 14a 내지 도 14b는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내 는 도면.
도 15는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 16a 내지 도 16b는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 17a 내지 도 17d는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 18a 내지 도 18b는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 19a 내지 도 19c는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 20a 내지 도 20b는 본 발명의 반도체 장치의 제작 방법의 일례를 나타내는 도면.
도 21a 내지 도 21h는 본 발명의 반도체 장치의 제작 방법의 사용형태의 일례를 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
101: 기판 102: 집적 회로부
103a: 안테나 103b: 안테나
104: 관통 구멍 105: 영역

Claims (15)

  1. 반도체 장치에 있어서:
    절연성을 가지는 기체의 제 1 면 위에 형성되어, 박막 트랜지스터를 구비하는 집적 회로부와;
    상기 집적 회로부 위의 제 1 안테나와;
    상기 절연성을 가지는 기체의 제 2 면 위의 제 2 안테나를 포함하고,
    상기 제 1 안테나는 상기 집적 회로부와 전기적으로 접속되고,
    상기 제 2 안테나는 상기 절연성을 가지는 기체에 형성된 관통 구멍을 통하여 상기 집적 회로부와 전기적으로 접속되고,
    상기 제 1 안테나 및 상기 제 2 안테나가 상기 집적 회로부와 중첩하는, 반도체 장치.
  2. 반도체 장치에 있어서:
    절연성을 가지는 기체의 제 1 면 위에 형성되어, 박막 트랜지스터를 구비하는 집적 회로부와;
    상기 집적 회로부 위의 제 1 안테나와;
    기판 위의 제 2 안테나를 포함하고,
    상기 제 1 안테나는 상기 집적 회로부와 전기적으로 접속되고,
    상기 제 2 안테나는 상기 절연성을 가지는 기체에 형성된 관통 구멍을 통하 여 상기 집적 회로부와 전기적으로 접속되고,
    상기 기판은 접착성을 가지는 수지에 의하여, 상기 절연성을 가지는 기체와 접착되는, 반도체 장치.
  3. 제 2 항에 있어서,
    상기 집적 회로부의 면적은 상기 기판의 면적과 비슷하게 되는, 반도체 장치.
  4. 반도체 장치에 있어서,
    절연성을 가지는 기체의 제 1 면 위에 형성되어, 박막 트랜지스터를 구비하는 제 1 집적 회로부 및 제 2 집적 회로부와;
    상기 제 1 집적 회로부 및 상기 제 2 집적 회로부 위의 제 1 안테나와;
    상기 절연성을 가지는 기체의 제 2 면 위의 제 2 안테나를 포함하고,
    상기 제 1 안테나는 상기 제 1 집적 회로부와 전기적으로 접속되고,
    상기 제 2 안테나는 상기 절연성을 가지는 기체에 형성된 관통 구멍을 통하여 상기 제 2 집적 회로부와 전기적으로 접속되고,
    상기 제 1 안테나 및 상기 제 2 안테나가 상기 제 1 집적 회로부 및 상기 제 2 집적 회로부와 중첩하는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 집적 회로부와 상기 제 2 집적 회로부는, 각각 송수신 회로부를 가지는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 안테나와 상기 제 2 안테나는 다른 주파수를 수신하는, 반도체 장치.
  7. 제 2 항에 있어서,
    상기 제 1 안테나와 상기 제 2 안테나는 다른 주파수를 수신하는, 반도체 장치.
  8. 제 4 항에 있어서,
    상기 제 1 안테나와 상기 제 2 안테나는 다른 주파수를 수신하는, 반도체 장치.
  9. 반도체 장치에 있어서:
    절연성을 가지는 기체의 제 1 면 위에 형성되어, 박막 트랜지스터를 구비하는 집적 회로부와;
    상기 집적 회로부 위의 제 1 안테나와;
    상기 절연성을 가지는 기체의 제 2 면 위의 제 2 안테나와;
    상기 제 1 안테나 위의 제 3 안테나를 포함하고,
    상기 제 1 안테나는 상기 집적 회로부와 전기적으로 접속되어, 상기 제 3 안테나를 통하여 정보의 송수신을 행하고,
    상기 제 2 안테나는 상기 절연성을 가지는 기체에 형성된 관통 구멍을 통하여 상기 집적 회로부와 전기적으로 접속되고,
    상기 제 3 안테나는 상기 집적 회로부와 절연된 부스터 안테나이고,
    상기 제 1 안테나, 상기 제 2 안테나 및 상기 제 3 안테나가 상기 집적 회로부와 중첩하는, 반도체 장치.
  10. 반도체 장치에 있어서:
    절연성을 가지는 기체의 제 1 면 위에 형성되어, 박막 트랜지스터를 구비하는 집적 회로부와;
    상기 집적 회로부 위의 제 1 안테나와;
    상기 제 1 기판 위의 제 2 안테나와;
    상기 제 2 기판 위의 제 3 안테나를 포함하고,
    상기 제 1 기판은 접착성을 가지는 수지에 의하여, 상기 절연성을 가지는 기체와 접착되고,
    상기 제 2 기판은 상기 제 1 안테나 위의 절연막과 접착되고,
    상기 제 1 안테나는 상기 집적 회로부와 전기적으로 접속되어, 상기 제 3 안테나를 통하여 정보의 송수신을 행하고,
    상기 제 2 안테나는 상기 절연성을 가지는 기체에 형성된 관통 구멍을 통하여 상기 집적 회로부와 전기적으로 접속되고,
    상기 제 3 안테나는 상기 집적 회로부와 절연된 부스터 안테나인, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 집적 회로부와, 상기 제 1 기판과, 상기 제 2 기판이, 비슷한 면적을 가지는, 반도체 장치.
  12. 제 9 항에 있어서,
    상기 제 2 안테나와 상기 제 3 안테나는 다른 주파수를 수신하는, 반도체 장치.
  13. 제 10 항에 있어서,
    상기 제 2 안테나와 상기 제 3 안테나는 다른 주파수를 수신하는, 반도체 장치.
  14. 제 3 항에 있어서,
    상기 집적 회로부의 면적은, 9mm2 내지 400mm2인, 반도체 장치.
  15. 제 11 항에 있어서,
    상기 집적 회로부의 면적은, 9mm2 내지 400mm2인, 반도체 장치.
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