JP3279369B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
の製造方法に係わり、特に微細なＳＯＩ（Silicon on I
nsulator）型電界効果トランジスタを製造する方法に関
する。
の製造方法に係わり、特に微細なＳＯＩ（Silicon on I
nsulator）型電界効果トランジスタを製造する方法に関
する。
【０００２】
【従来の技術】従来の一般的な電界効果トランジスタ
は、図１１に示すような構造を有している。図１１にお
いて、２１は半導体層、２２はゲート絶縁層、２３はゲ
ート電極、２５はソース・ドレイン領域である。このよ
うな構造の電界効果トランジスタにおいて、近年、デバ
イスサイズが微小化するに従って、チャネル領域のドレ
イン端でのホット・エレクトロン発生が問題となってい
る。また薄膜ＳＯＩ型電界効果トランジスタの構造を図
１２に示す。図１２において、３１は半導体層、３２は
ゲート絶縁層、３３はゲート電極、３５はソース・ドレ
イン領域である。このような薄膜ＳＯＩ型電界効果トラ
ンジスタにおいて、ソース・ドレイン間の耐圧を向上さ
せるために、ゲート電極３３とソース・ドレイン３５領
域を距離ａだけオフセットさせたオフセット構造が採用
される。またこのオフセット構造では、ソース・ドレイ
ン間を流れる電流が減少するため、トランジスタの増幅
率を大きくできなくなるので、これを改善するために、
図１３に示すような構造が採用される。図１３におい
て、４１は半導体層、４２はゲート絶縁層、４３はゲー
ト電極、４４は４５はソース・ドレイン領域、４９はス
ペーサで、オフセットさせた部分に、ソース・ドレイン
領域４５より低濃度の不純物領域４４を形成するＬＤＤ
（Light Doped Drain）構造も提案されている。
は、図１１に示すような構造を有している。図１１にお
いて、２１は半導体層、２２はゲート絶縁層、２３はゲ
ート電極、２５はソース・ドレイン領域である。このよ
うな構造の電界効果トランジスタにおいて、近年、デバ
イスサイズが微小化するに従って、チャネル領域のドレ
イン端でのホット・エレクトロン発生が問題となってい
る。また薄膜ＳＯＩ型電界効果トランジスタの構造を図
１２に示す。図１２において、３１は半導体層、３２は
ゲート絶縁層、３３はゲート電極、３５はソース・ドレ
イン領域である。このような薄膜ＳＯＩ型電界効果トラ
ンジスタにおいて、ソース・ドレイン間の耐圧を向上さ
せるために、ゲート電極３３とソース・ドレイン３５領
域を距離ａだけオフセットさせたオフセット構造が採用
される。またこのオフセット構造では、ソース・ドレイ
ン間を流れる電流が減少するため、トランジスタの増幅
率を大きくできなくなるので、これを改善するために、
図１３に示すような構造が採用される。図１３におい
て、４１は半導体層、４２はゲート絶縁層、４３はゲー
ト電極、４４は４５はソース・ドレイン領域、４９はス
ペーサで、オフセットさせた部分に、ソース・ドレイン
領域４５より低濃度の不純物領域４４を形成するＬＤＤ
（Light Doped Drain）構造も提案されている。
【０００３】
【本発明が解決しようとしている課題】しかしながら、
上記のような従来例において、オフセット構造では、ソ
ース・ドレイン間を流れる電流が減少するため、トラン
ジスタの増幅率を大きくできない。また、ＬＤＤ構造に
おいては、ゲート電極とセルフ・アラインで低濃度領域
およびソース・ドレイン領域を形成するためにスペーサ
が必要になり、製造工程が複雑になる。
上記のような従来例において、オフセット構造では、ソ
ース・ドレイン間を流れる電流が減少するため、トラン
ジスタの増幅率を大きくできない。また、ＬＤＤ構造に
おいては、ゲート電極とセルフ・アラインで低濃度領域
およびソース・ドレイン領域を形成するためにスペーサ
が必要になり、製造工程が複雑になる。
【０００４】本発明の目的は、ドレイン端でのホット・
エレクトロンの発生を効果的に抑制することができる電
界効果トランジスタを単純な工程で容易に製造すること
が可能な方法を提供することである。
エレクトロンの発生を効果的に抑制することができる電
界効果トランジスタを単純な工程で容易に製造すること
が可能な方法を提供することである。
【０００５】
【０００６】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、ソース・ドレイン領域、チャネル
領域およびゲート電極を有する電界効果トランジスタの
製造方法において、半導体層にゲート絶縁層を、ついで
前記ゲート電極を形成し、ついで該ゲート電極上に耐酸
化マスク層を形成し、該耐酸化マスク層及び該ゲート電
極をマスクとして、前記ソース・ドレイン領域となるべ
き箇所で該半導体層を選択酸化し、該ソース・ドレイン
領域の上面が、前記チャネル領域の表面より下方にある
ように形成した後、低濃度不純物領域を、前記ソース・
ドレイン領域となるべき箇所に、基板に対して斜め方向
からイオンを打ち込むことによって形成し、その後ソー
ス・ドレインの高濃度不純物領域を、該基板に対して垂
直な方向からのイオン打ち込みによって形成することを
特徴とする。
ジスタの製造方法は、ソース・ドレイン領域、チャネル
領域およびゲート電極を有する電界効果トランジスタの
製造方法において、半導体層にゲート絶縁層を、ついで
前記ゲート電極を形成し、ついで該ゲート電極上に耐酸
化マスク層を形成し、該耐酸化マスク層及び該ゲート電
極をマスクとして、前記ソース・ドレイン領域となるべ
き箇所で該半導体層を選択酸化し、該ソース・ドレイン
領域の上面が、前記チャネル領域の表面より下方にある
ように形成した後、低濃度不純物領域を、前記ソース・
ドレイン領域となるべき箇所に、基板に対して斜め方向
からイオンを打ち込むことによって形成し、その後ソー
ス・ドレインの高濃度不純物領域を、該基板に対して垂
直な方向からのイオン打ち込みによって形成することを
特徴とする。
【０００７】
【０００８】
【０００９】本発明の製造方法によれば、低濃度不純物
領域を斜めイオン打ち込みにより形成することにより、
ドレイン端でのホット・エレクトロンの発生を抑制した
電界効果トランジスタを単純な工程で容易に製造するこ
とができる。
領域を斜めイオン打ち込みにより形成することにより、
ドレイン端でのホット・エレクトロンの発生を抑制した
電界効果トランジスタを単純な工程で容易に製造するこ
とができる。
【００１０】
【実施例】本発明の一実施例による電界効果トランジス
タの基本構造を示す図１について説明する。図におい
て、１は半導体層、１’はチャネル領域、２はゲート絶
縁層、３はゲート電極、４は低濃度不純物領域、５はソ
ース・ドレイン領域である。図１から明らかなように、
本発明の電界効果トランジスタにおいては、ソース・ド
レイン領域５の上面がチャネル領域１’表面より下方に
位置し、そしてチャネル領域１’とソース・ドレイン領
域５の間に、ソース・ドレイン領域５よりも低濃度の不
純物領域４を有する構造となっている。このような構造
の電界効果トランジスタは、ドレイン端でのホット・エ
レクトロンの発生を抑制することが可能である。またこ
のような電界効果トランジスタは、後で詳細に説明する
ように、低濃度不純物領域４を斜めイオン打ち込みによ
り形成することにより容易に製造することができる。
タの基本構造を示す図１について説明する。図におい
て、１は半導体層、１’はチャネル領域、２はゲート絶
縁層、３はゲート電極、４は低濃度不純物領域、５はソ
ース・ドレイン領域である。図１から明らかなように、
本発明の電界効果トランジスタにおいては、ソース・ド
レイン領域５の上面がチャネル領域１’表面より下方に
位置し、そしてチャネル領域１’とソース・ドレイン領
域５の間に、ソース・ドレイン領域５よりも低濃度の不
純物領域４を有する構造となっている。このような構造
の電界効果トランジスタは、ドレイン端でのホット・エ
レクトロンの発生を抑制することが可能である。またこ
のような電界効果トランジスタは、後で詳細に説明する
ように、低濃度不純物領域４を斜めイオン打ち込みによ
り形成することにより容易に製造することができる。
【００１１】次に、前述のような構造を有する本発明の
電界効果トランジスタを製造する方法の実施例を示す。
電界効果トランジスタを製造する方法の実施例を示す。
【００１２】（実施例１） （１）はじめに図２に示すように、基板１１としてのシ
リコンウェハ［（１００）、１〜２Ω・ｃｍ］の表面
を、Ｓｉ3Ｎ4を酸化マスクとして、１μｍの深さで酸化
することにより、素子分離領域１９を形成した。 （２）次に図３に示すように、熱酸化法により、ゲート
酸化膜１２としてＳｉＯ2膜を１０００Åの厚さで形成
した。 （３）その後、図４に示すように、減圧ＣＶＤ法によ
り、多結晶Ｓｉを３０００Åの厚さで堆積させた後、そ
の上に減圧ＣＶＤ法によりＳｉ3Ｎ4層２０を１０００Å
の厚さで堆積させ、さらに31Ｐ+（リン）を加速電圧８
０ｋｅＶで８×１０15ｃｍ-2注入し、パターニングによ
り多結晶ＳｉとＳｉ3Ｎ4層２０をエッチングすることに
よりゲート電極１３を形成した。 （４）次に図５に示すように、基体１１を１０００℃の
酸素雰囲気の炉内で３０分間熱酸化することにより、ゲ
ート電極１３に対応する部分以外の領域を５００Åの厚
さで酸化した。 （５）次にイオン打ち込み装置に、基体１１をその上面
がイオン入射方向に対して４５°の角度で傾斜するよう
に設置し、基体１１を回転させながら、31Ｐ+（リン）
を加速電圧７０ｋＶで３×１０13ｃｍ-2注入し、図６に
示すような低濃度不純物領域１４を形成した。 （６）次に図７に示すように、基体１１上面に対するイ
オン入射角度が垂直になるように基体１１の設置角度を
変え、ゲート電極１３をマスクとして31Ｐ+（リン）を
加速電圧９５ｋｅＶで２×１０15ｃｍ-2注入した後、９
５０℃、３０分の熱処理を行ない、ソース・ドレイン領
域１５を形成した。 （７）その後、図８に示すように、通常の半導体プロセ
スと同様にして、層間絶縁層１６としてＮＳＧを６００
０Åの厚さで堆積させたのち、ソース・ドレイン領域１
５およびゲート電極１３にコンタクト・ホールを形成
し、その後、Ａ１−Ｓｉ（１％）を用いて配線１７を形
成し、最後に保護層１８として、プラズマＣＶＤ法によ
りＳｉ3Ｎ4を７０００Åの厚さで堆積させた。
リコンウェハ［（１００）、１〜２Ω・ｃｍ］の表面
を、Ｓｉ3Ｎ4を酸化マスクとして、１μｍの深さで酸化
することにより、素子分離領域１９を形成した。 （２）次に図３に示すように、熱酸化法により、ゲート
酸化膜１２としてＳｉＯ2膜を１０００Åの厚さで形成
した。 （３）その後、図４に示すように、減圧ＣＶＤ法によ
り、多結晶Ｓｉを３０００Åの厚さで堆積させた後、そ
の上に減圧ＣＶＤ法によりＳｉ3Ｎ4層２０を１０００Å
の厚さで堆積させ、さらに31Ｐ+（リン）を加速電圧８
０ｋｅＶで８×１０15ｃｍ-2注入し、パターニングによ
り多結晶ＳｉとＳｉ3Ｎ4層２０をエッチングすることに
よりゲート電極１３を形成した。 （４）次に図５に示すように、基体１１を１０００℃の
酸素雰囲気の炉内で３０分間熱酸化することにより、ゲ
ート電極１３に対応する部分以外の領域を５００Åの厚
さで酸化した。 （５）次にイオン打ち込み装置に、基体１１をその上面
がイオン入射方向に対して４５°の角度で傾斜するよう
に設置し、基体１１を回転させながら、31Ｐ+（リン）
を加速電圧７０ｋＶで３×１０13ｃｍ-2注入し、図６に
示すような低濃度不純物領域１４を形成した。 （６）次に図７に示すように、基体１１上面に対するイ
オン入射角度が垂直になるように基体１１の設置角度を
変え、ゲート電極１３をマスクとして31Ｐ+（リン）を
加速電圧９５ｋｅＶで２×１０15ｃｍ-2注入した後、９
５０℃、３０分の熱処理を行ない、ソース・ドレイン領
域１５を形成した。 （７）その後、図８に示すように、通常の半導体プロセ
スと同様にして、層間絶縁層１６としてＮＳＧを６００
０Åの厚さで堆積させたのち、ソース・ドレイン領域１
５およびゲート電極１３にコンタクト・ホールを形成
し、その後、Ａ１−Ｓｉ（１％）を用いて配線１７を形
成し、最後に保護層１８として、プラズマＣＶＤ法によ
りＳｉ3Ｎ4を７０００Åの厚さで堆積させた。
【００１３】以上のようにして製造した電界効果トラン
ジスタは、ドレイン端でのホット・エレクトロンの発生
が抑制され、ホット・エレクトロンによるデバイス特性
の劣化も減少した。
ジスタは、ドレイン端でのホット・エレクトロンの発生
が抑制され、ホット・エレクトロンによるデバイス特性
の劣化も減少した。
【００１４】（実施例２）以下に本発明をＴＦＴ（Thin
Film Transistar）に応用したときの実施例を記す。 （１）図９に示すように、石英基板１０４の素子形成領
域のみを４０００Åの深さでエッチングした後、核形成
面となるべきＳｉ3Ｎ4層１０１を５００Åの厚さで堆積
した。次に非核形成面となるべきＳｉＯ2層１０２を５
００Åの厚さで常圧ＣＶＤ法により堆積した後、素子形
成領域の中心部に２μｍ角でＳｉＯ2層のみをエッチン
グした。 （２）この基板１０４をＣＶＤ装置に設置し、１５０Ｔ
ｏｒｒ、１０５０℃、ＳｉＨ2Ｃｌ2／ＨＣｌ／Ｈ2：
０．５３／１．６／１００（１／ｍｉｎ）で結晶形成処
理して、図１０に示すような、高さ約２０μｍ、直径約
４０μｍの山形のＳｉ単結晶（１０３）が各核形成面を
起点として形成した。 （３）その後、コロイダルシリカ（平均粒径０．０１μ
ｍ）を含んだ加工液を用いて行なわれる通常のシリコン
ウェハの表面研磨装置で、圧力２２０ｇ／ｃｍ2、温度
３０〜４０℃の範囲で研磨した。このシリコン単結晶の
研磨は、図１０に示すように、シリコン単結晶が素子形
成領域の外側のＳｉＯ2層と同じ高さになったところで
停止され、この結果、層厚４０００±２００Åの平坦な
Ｓｉ単結晶層１１３が得られた。 （４）以上のようにして作製した薄膜Ｓｉ半導体層上
に、ゲート酸化層として、熱酸化法によりＳｉＯ2層を
１０００Åの厚さで形成した。 （５）その後、減圧ＣＶＤ法により、ｐｏｌｙ−Ｓｉを
３０００Åの厚さで堆積させ、31Ｐ+（リン）を加速電
圧８０ｋｅＶで８×１０15ｃｍ-2注入し、パターニング
によりｐｏｌｙ−ＳｉとＳｉ3Ｎ4をエッチングすること
によりゲート電極を形成した。 （６）次に基体をＲＩＥ（Reactive Ion Etching）装置
内に設置し、前記ゲート電極部分をマスクとして、ソー
ス・ドレイン領域部分のＳｉＯ2層および半導体層を５
００Åの深さでエッチングした後、熱酸化法により再度
酸化することにより、厚さ１０００Åの酸化層を形成し
た。 （７）この基体をイオン打ち込み装置に設置し、イオン
入射方向に対して４５°の角度で傾斜させ、回転させな
がら31Ｐ+（リン）を加速電圧７０ｋＶで３×１０13ｃ
ｍ-2注入し、低濃度不純物領域を形成した。 （８）次に基体に対するイオン入射角度が垂直になるよ
うに設置角度を変え、ゲート電極をマスクとして31Ｐ+
（リン）を加速電圧９５ｋｅＶで２×１０15ｃｍ- 2注入
した後、９５０℃、３０分の熱処理を行ないソース・ド
レイン領域を形成した。 （９）その後、通常の半導体プロセスと同様に、層間絶
縁層としてＮＳＧを６０００Åの厚さで堆積させたの
ち、ソース・ドレイン領域およびゲート電極にコンタク
ト・ホールを形成し、その後、Ａｌ−Ｓｉ（１％）を用
いて配線を形成し、最後に保護層としてプラズマＣＶＤ
法によりＳｉ3Ｎ4を７０００Åの厚さで堆積させた。
Film Transistar）に応用したときの実施例を記す。 （１）図９に示すように、石英基板１０４の素子形成領
域のみを４０００Åの深さでエッチングした後、核形成
面となるべきＳｉ3Ｎ4層１０１を５００Åの厚さで堆積
した。次に非核形成面となるべきＳｉＯ2層１０２を５
００Åの厚さで常圧ＣＶＤ法により堆積した後、素子形
成領域の中心部に２μｍ角でＳｉＯ2層のみをエッチン
グした。 （２）この基板１０４をＣＶＤ装置に設置し、１５０Ｔ
ｏｒｒ、１０５０℃、ＳｉＨ2Ｃｌ2／ＨＣｌ／Ｈ2：
０．５３／１．６／１００（１／ｍｉｎ）で結晶形成処
理して、図１０に示すような、高さ約２０μｍ、直径約
４０μｍの山形のＳｉ単結晶（１０３）が各核形成面を
起点として形成した。 （３）その後、コロイダルシリカ（平均粒径０．０１μ
ｍ）を含んだ加工液を用いて行なわれる通常のシリコン
ウェハの表面研磨装置で、圧力２２０ｇ／ｃｍ2、温度
３０〜４０℃の範囲で研磨した。このシリコン単結晶の
研磨は、図１０に示すように、シリコン単結晶が素子形
成領域の外側のＳｉＯ2層と同じ高さになったところで
停止され、この結果、層厚４０００±２００Åの平坦な
Ｓｉ単結晶層１１３が得られた。 （４）以上のようにして作製した薄膜Ｓｉ半導体層上
に、ゲート酸化層として、熱酸化法によりＳｉＯ2層を
１０００Åの厚さで形成した。 （５）その後、減圧ＣＶＤ法により、ｐｏｌｙ−Ｓｉを
３０００Åの厚さで堆積させ、31Ｐ+（リン）を加速電
圧８０ｋｅＶで８×１０15ｃｍ-2注入し、パターニング
によりｐｏｌｙ−ＳｉとＳｉ3Ｎ4をエッチングすること
によりゲート電極を形成した。 （６）次に基体をＲＩＥ（Reactive Ion Etching）装置
内に設置し、前記ゲート電極部分をマスクとして、ソー
ス・ドレイン領域部分のＳｉＯ2層および半導体層を５
００Åの深さでエッチングした後、熱酸化法により再度
酸化することにより、厚さ１０００Åの酸化層を形成し
た。 （７）この基体をイオン打ち込み装置に設置し、イオン
入射方向に対して４５°の角度で傾斜させ、回転させな
がら31Ｐ+（リン）を加速電圧７０ｋＶで３×１０13ｃ
ｍ-2注入し、低濃度不純物領域を形成した。 （８）次に基体に対するイオン入射角度が垂直になるよ
うに設置角度を変え、ゲート電極をマスクとして31Ｐ+
（リン）を加速電圧９５ｋｅＶで２×１０15ｃｍ- 2注入
した後、９５０℃、３０分の熱処理を行ないソース・ド
レイン領域を形成した。 （９）その後、通常の半導体プロセスと同様に、層間絶
縁層としてＮＳＧを６０００Åの厚さで堆積させたの
ち、ソース・ドレイン領域およびゲート電極にコンタク
ト・ホールを形成し、その後、Ａｌ−Ｓｉ（１％）を用
いて配線を形成し、最後に保護層としてプラズマＣＶＤ
法によりＳｉ3Ｎ4を７０００Åの厚さで堆積させた。
【００１５】以上のようにして作製した電界効果トラン
ジスタは、ソース・ドレイン間の耐圧が２０Ｖ以上と良
好な特性を示した。
ジスタは、ソース・ドレイン間の耐圧が２０Ｖ以上と良
好な特性を示した。
【００１６】
【発明の効果】以上説明したように、ソース・ドレイン
領域表面がチャネル領域の上面よりも下にあるような構
造にしたので、基板に対して斜め方向からのイオン打ち
込み法により低濃度不純物領域を形成した後、基板に対
して垂直方向からのイオン打ち込み法により形成するこ
とが可能である。したがってホット・エレクトロンの発
生が抑制され微細な単結晶デバイスにおいては、ホット
・エレクトロンによる特性の変化が減少し、あるいは良
好なソース・ドレイン耐圧を有する薄膜ＳＯＩトランジ
スタが、ゲート電極とセルフ・アラインで簡便な方法で
再現性良く作製できる。
領域表面がチャネル領域の上面よりも下にあるような構
造にしたので、基板に対して斜め方向からのイオン打ち
込み法により低濃度不純物領域を形成した後、基板に対
して垂直方向からのイオン打ち込み法により形成するこ
とが可能である。したがってホット・エレクトロンの発
生が抑制され微細な単結晶デバイスにおいては、ホット
・エレクトロンによる特性の変化が減少し、あるいは良
好なソース・ドレイン耐圧を有する薄膜ＳＯＩトランジ
スタが、ゲート電極とセルフ・アラインで簡便な方法で
再現性良く作製できる。
【図１】本発明の一実施例による電解効果トランジスタ
の構造を示す断面図。
の構造を示す断面図。
【図２】本発明の実施例１にしたがって単結晶上に電界
効果トランジスタを作製する工程を示す断面図。
効果トランジスタを作製する工程を示す断面図。
【図３】本発明の実施例１にしたがって単結晶上に電界
効果トランジスタを作製する工程を示す断面図。
効果トランジスタを作製する工程を示す断面図。
【図４】本発明の実施例１にしたがって単結晶上に電界
効果トランジスタを作製する工程を示す断面図。
効果トランジスタを作製する工程を示す断面図。
【図５】本発明の実施例１にしたがって単結晶上に電界
効果トランジスタを作製する工程を示す断面図。
効果トランジスタを作製する工程を示す断面図。
【図６】本発明の実施例１にしたがって単結晶上に電界
効果トランジスタを作製する工程を示す断面図。
効果トランジスタを作製する工程を示す断面図。
【図７】本発明の実施例１にしたがって単結晶上に電界
効果トランジスタを作製する工程を示す断面図。
効果トランジスタを作製する工程を示す断面図。
【図８】本発明の実施例１にしたがって単結晶上に電界
効果トランジスタを作製する工程を示す断面図。
効果トランジスタを作製する工程を示す断面図。
【図９】本発明の実施例２にしたがって半導体層を形成
する工程を示す断面図。
する工程を示す断面図。
【図１０】本発明の実施例２にしたがって半導体層を形
成する工程を示す断面図。
成する工程を示す断面図。
【図１１】通常の電界効果トランジスタの断面図。
【図１２】オフセット構造を用いた従来の電界効果トラ
ンジスタの断面図。
ンジスタの断面図。
【図１３】ＬＤＤ構造を用いた従来の電界効果トランジ
スタの断面図。
スタの断面図。
１，２１，３１ 半導体層 １’ チャンネル領域 １１ シリコンウェハ ２，１２，２２，３２，４２ ゲート絶縁層 ３，１３，２３，３３，４３ ゲート電極 ４，１４， 低濃度不純物領域 ５，１５，２５，３５，４５ ソース・ドレイン領域 １６ 層間絶縁層 １７ 金属配線 １８ 保護層 ２０ Ｓｉ3Ｎ4層 ４９ スペーサー
フロントページの続き (56)参考文献 特開 平２−156642（ＪＰ，Ａ) 特開 平３−190140（ＪＰ，Ａ) 特開 平４−74438（ＪＰ，Ａ) 特開 昭63−227059（ＪＰ，Ａ) 特開 平１−212470（ＪＰ，Ａ) 特開 平１−212471（ＪＰ，Ａ) 特開 平４−368133（ＪＰ，Ａ) 特開 平５−67776（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 ソース・ドレイン領域、チャネル領域お
よびゲート電極を有する電界効果トランジスタの製造方
法において、 半導体層にゲート絶縁層を、ついで前記ゲート電極を形
成し、ついで該ゲート電極上に耐酸化マスク層を形成
し、該耐酸化マスク層及び該ゲート電極をマスクとし
て、前記ソース・ドレイン領域となるべき箇所で該半導
体層を選択酸化し、該ソース・ドレイン領域の上面が、
前記チャネル領域の表面より下方にあるように形成した
後、低濃度不純物領域を、前記ソース・ドレイン領域と
なるべき箇所に、基板に対して斜め方向からイオンを打
ち込むことによって形成し、その後ソース・ドレインの
高濃度不純物領域を、該基板に対して垂直な方向からの
イオン打ち込みによって形成することを特徴とする電界
効果トランジスタの製造方法。 - 【請求項２】 前記ゲート電極は多結晶シリコンからな
り、前記耐酸化マスク層はＳｉ3Ｎ4からなる請求項１記
載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35485492A JP3279369B2 (ja) | 1992-12-18 | 1992-12-18 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35485492A JP3279369B2 (ja) | 1992-12-18 | 1992-12-18 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188255A JPH06188255A (ja) | 1994-07-08 |
| JP3279369B2 true JP3279369B2 (ja) | 2002-04-30 |
Family
ID=18440360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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1992
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