JPH0547783A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0547783A JPH0547783A JP3207765A JP20776591A JPH0547783A JP H0547783 A JPH0547783 A JP H0547783A JP 3207765 A JP3207765 A JP 3207765A JP 20776591 A JP20776591 A JP 20776591A JP H0547783 A JPH0547783 A JP H0547783A
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Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタの微細化に関し，ゲート
電極のサイドウォールなしで近接したＬＤＤ構造のトラ
ンジスタを形成することを目的とする。 【構成】 Si基板１上にゲートSiO2膜２，ポリSi膜３，
SiO2膜４を順次積層し，レジスト膜５をマスクとして,
異方性エッチングにより, SiO2膜４を低濃度拡散形成領
域の大きさにパターニングし，そのSiO2膜４をマスクと
して, 等方性エッチングにより, ポリSi膜３をSiO2膜４
より小さくパターニングしてゲート電極を形成し，Si基
板１内にSiO2膜４をマスクとして, Ｐイオン６をSi基板
１に対して斜め方向よりイオン注入して，ＬＤＤ注入層
７を形成し，続いて，Si基板１内にSiO2膜４をマスクと
して, 例えばAsイオン８をSi基板１に対して垂直方向よ
りイオン注入し, 熱処理してソース・ドレイン拡散層９
を形成するように構成する。
電極のサイドウォールなしで近接したＬＤＤ構造のトラ
ンジスタを形成することを目的とする。 【構成】 Si基板１上にゲートSiO2膜２，ポリSi膜３，
SiO2膜４を順次積層し，レジスト膜５をマスクとして,
異方性エッチングにより, SiO2膜４を低濃度拡散形成領
域の大きさにパターニングし，そのSiO2膜４をマスクと
して, 等方性エッチングにより, ポリSi膜３をSiO2膜４
より小さくパターニングしてゲート電極を形成し，Si基
板１内にSiO2膜４をマスクとして, Ｐイオン６をSi基板
１に対して斜め方向よりイオン注入して，ＬＤＤ注入層
７を形成し，続いて，Si基板１内にSiO2膜４をマスクと
して, 例えばAsイオン８をSi基板１に対して垂直方向よ
りイオン注入し, 熱処理してソース・ドレイン拡散層９
を形成するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は，ＭＯＳトランジスタの
微細化に関する。近年のＩＣの高集積化に伴い，トラン
ジスタの微細化が要求されている。
微細化に関する。近年のＩＣの高集積化に伴い，トラン
ジスタの微細化が要求されている。
【０００２】このため，ＭＯＳトランジスタではゲート
を微細化することが必要である。
を微細化することが必要である。
【０００３】
【従来の技術】図３は従来例の説明図である。図におい
て，22はSi基板, 23はゲートSiO2膜, 24はポリSi膜, 24
A はゲート電極, 25はレジスト膜, 26はＬＤＤ注入層，
27はSiO2膜, 27A はサイドウォールSiO2膜, 28はソー
ス・ドレイン拡散層である。
て，22はSi基板, 23はゲートSiO2膜, 24はポリSi膜, 24
A はゲート電極, 25はレジスト膜, 26はＬＤＤ注入層，
27はSiO2膜, 27A はサイドウォールSiO2膜, 28はソー
ス・ドレイン拡散層である。
【０００４】従来のＭＯＳトランジスタでは，図３
（ａ）に示すように，ゲートSiO2膜23上に積層したポリ
Si膜24を, レジスト膜25をマスクとして, 図３（ｂ）に
示すように，ゲート電極24A にパターニング後，ゲート
電極24A をマスクとして, 不純物のイオン注入により,
低濃度拡散(Light Doped Drain :ＬＤＤ）注入層26を形
成する。
（ａ）に示すように，ゲートSiO2膜23上に積層したポリ
Si膜24を, レジスト膜25をマスクとして, 図３（ｂ）に
示すように，ゲート電極24A にパターニング後，ゲート
電極24A をマスクとして, 不純物のイオン注入により,
低濃度拡散(Light Doped Drain :ＬＤＤ）注入層26を形
成する。
【０００５】その後, 図３（ｃ）に示すように，ＣＶＤ
法によりSiO2膜27を被覆し, 図３（ｄ）に示すように，
SiO2膜27を異方性エッチングしてサイドウォールSiO2膜
27A を形成し, これをマスクとして, 不純物をイオン注
入し,熱処理を行って,ソース・ドレイン拡散層28を形成
する。
法によりSiO2膜27を被覆し, 図３（ｄ）に示すように，
SiO2膜27を異方性エッチングしてサイドウォールSiO2膜
27A を形成し, これをマスクとして, 不純物をイオン注
入し,熱処理を行って,ソース・ドレイン拡散層28を形成
する。
【０００６】その後，図示しないカバーSiO2膜を被覆
し，電極配線を行い，ＭＯＳトランジスタを形成してい
た。
し，電極配線を行い，ＭＯＳトランジスタを形成してい
た。
【０００７】
【発明が解決しようとする課題】従って，ＭＯＳトラン
ジスタを微細化しようとするときは，図３（ｅ）に示す
ように，ゲート電極24A 間を狭くするということもあ
り，その場合，サイドウォールSiO2膜27A 同士が近づい
てソース・ドレイン拡散層28の領域が狭くなり，高抵抗
化するという問題が生じた。
ジスタを微細化しようとするときは，図３（ｅ）に示す
ように，ゲート電極24A 間を狭くするということもあ
り，その場合，サイドウォールSiO2膜27A 同士が近づい
てソース・ドレイン拡散層28の領域が狭くなり，高抵抗
化するという問題が生じた。
【０００８】本発明は，ＭＯＳトランジスタの微細化に
必要なゲート電極をサイドウォールSiO2膜なしでＬＤＤ
構造のトランジスタを形成することを目的とする。
必要なゲート電極をサイドウォールSiO2膜なしでＬＤＤ
構造のトランジスタを形成することを目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図である。図において，１は半導体基板，２は第１の絶
縁膜，３はポリSi膜，４は第２の絶縁膜，５はレジスト
膜，６は第１の不純物，７はＬＤＤ注入層，８は第２の
不純物，９はソース・ドレイン拡散層である。
図である。図において，１は半導体基板，２は第１の絶
縁膜，３はポリSi膜，４は第２の絶縁膜，５はレジスト
膜，６は第１の不純物，７はＬＤＤ注入層，８は第２の
不純物，９はソース・ドレイン拡散層である。
【００１０】図１（ａ）に示すように，後述するＬＤＤ
注入層７を含めたゲート長のレジスト膜５をパターニン
グし，図１（ｂ）に示すように，ゲート電極となるポリ
Si膜３上の，例えばＣＶＤ酸化膜からなる第２の絶縁膜
のエッチングを行う。
注入層７を含めたゲート長のレジスト膜５をパターニン
グし，図１（ｂ）に示すように，ゲート電極となるポリ
Si膜３上の，例えばＣＶＤ酸化膜からなる第２の絶縁膜
のエッチングを行う。
【００１１】更に，図１（ｃ）に示すように，ゲート電
極用のポリSi膜３のエッチングを行うが，このとき，等
方性のオーバーエッチングでゲート電極幅が上層の第２
の絶縁膜よりも細くなるようにする。
極用のポリSi膜３のエッチングを行うが，このとき，等
方性のオーバーエッチングでゲート電極幅が上層の第２
の絶縁膜よりも細くなるようにする。
【００１２】この場合のゲート電極の幅はエッチングの
時間制御などで行う。図１（ｄ）に示すように，レジス
ト膜５を除去後，斜めイオン注入または回転イオン注入
で第１の不純物をＬＤＤ注入層７を形成した後，図１
（ｅ）に示すように，通常のイオン注入により第２の不
純物を注入して，ソース・ドレイン拡散層９を形成す
る。
時間制御などで行う。図１（ｄ）に示すように，レジス
ト膜５を除去後，斜めイオン注入または回転イオン注入
で第１の不純物をＬＤＤ注入層７を形成した後，図１
（ｅ）に示すように，通常のイオン注入により第２の不
純物を注入して，ソース・ドレイン拡散層９を形成す
る。
【００１３】即ち，本発明の目的は，半導体基板上に互
いに近接したゲート電極を形成する半導体装置の製造方
法であって,図１（ａ）に示すように，該半導体基板１
上に第１の絶縁膜２，ポリSi膜３，第２の絶縁膜を順次
積層する工程と,図１（ｂ）に示すように，レジスト膜
５をマスクとして,異方性エッチングにより, 該第２の
絶縁膜を低濃度拡散形成領域の大きさにパターニングす
る工程と,図１（ｃ）に示すように，パターニングされ
た該第２の絶縁膜４をマスクとして, 等方性エッチング
により, 該ポリSi膜３を該第２の絶縁膜４より小さくパ
ターニングしてゲート電極を形成する工程と,図１
（ｄ）に示すように，該半導体基板１内に該第２の絶縁
膜４をマスクとして, 第１の不純物６を該半導体基板１
に対して斜め方向よりイオン注入して，ＬＤＤ注入層７
を形成する工程と,しかる後, 図１（ｅ）に示すよう
に，該半導体基板１内に該第２の絶縁膜４をマスクとし
て, 第２の不純物８を該半導体基板１に対して垂直方向
よりイオン注入し, 熱処理してソース・ドレイン拡散層
９を形成する工程とを含むことにより達成される。
いに近接したゲート電極を形成する半導体装置の製造方
法であって,図１（ａ）に示すように，該半導体基板１
上に第１の絶縁膜２，ポリSi膜３，第２の絶縁膜を順次
積層する工程と,図１（ｂ）に示すように，レジスト膜
５をマスクとして,異方性エッチングにより, 該第２の
絶縁膜を低濃度拡散形成領域の大きさにパターニングす
る工程と,図１（ｃ）に示すように，パターニングされ
た該第２の絶縁膜４をマスクとして, 等方性エッチング
により, 該ポリSi膜３を該第２の絶縁膜４より小さくパ
ターニングしてゲート電極を形成する工程と,図１
（ｄ）に示すように，該半導体基板１内に該第２の絶縁
膜４をマスクとして, 第１の不純物６を該半導体基板１
に対して斜め方向よりイオン注入して，ＬＤＤ注入層７
を形成する工程と,しかる後, 図１（ｅ）に示すよう
に，該半導体基板１内に該第２の絶縁膜４をマスクとし
て, 第２の不純物８を該半導体基板１に対して垂直方向
よりイオン注入し, 熱処理してソース・ドレイン拡散層
９を形成する工程とを含むことにより達成される。
【００１４】
【作用】本発明では，図１（ｄ）に示すように，ポリSi
膜のゲート電極上にSi等と選択比の高い材質のSiO2膜を
マスクとして使うことで，ゲート電極上のひさし状の膜
とし，この膜を用いて，斜めイオン注入により，サイド
ウォールなしで傾斜ドレイン構造を実現することができ
る。
膜のゲート電極上にSi等と選択比の高い材質のSiO2膜を
マスクとして使うことで，ゲート電極上のひさし状の膜
とし，この膜を用いて，斜めイオン注入により，サイド
ウォールなしで傾斜ドレイン構造を実現することができ
る。
【００１５】従って，ゲート電極間が狭い場合，サイド
ウォールなしで傾斜ドレイン構造のトランジスタを形成
することができる。
ウォールなしで傾斜ドレイン構造のトランジスタを形成
することができる。
【００１６】
【実施例】図２は本発明の一実施例の工程順模式断面図
である。図において10はSi基板，11はフィールドSiO
2膜，12はゲートSiO2膜，13はポリSi膜，14はSiO2膜，1
5はレジスト膜，16はＰイオン，17はＬＤＤ注入層，18
はAsイオン，19はソース・ドレイン拡散層, 20はカバー
SiO2膜, 21はAl電極である。
である。図において10はSi基板，11はフィールドSiO
2膜，12はゲートSiO2膜，13はポリSi膜，14はSiO2膜，1
5はレジスト膜，16はＰイオン，17はＬＤＤ注入層，18
はAsイオン，19はソース・ドレイン拡散層, 20はカバー
SiO2膜, 21はAl電極である。
【００１７】本発明の一実施例について，図２により工
程順に説明する。図２（ａ）に示すように，塩酸酸化法
で 100〜250 Åの厚さのゲートSiO2膜12まで形成され
た, 例えばｐ型10ΩcmのSi基板10上に, ポリSi膜13をＣ
ＶＤ法により 2,000〜5,000 Åの厚さに被覆する。
程順に説明する。図２（ａ）に示すように，塩酸酸化法
で 100〜250 Åの厚さのゲートSiO2膜12まで形成され
た, 例えばｐ型10ΩcmのSi基板10上に, ポリSi膜13をＣ
ＶＤ法により 2,000〜5,000 Åの厚さに被覆する。
【００１８】続いて, ＣＶＤ法により，SiO2膜14を 500
〜1,000 ℃で 2,000〜4,000 Åの厚さに形成する。図２
（ｂ）に示すように，レジスト膜15をマスクとして，Ｒ
ＩＥ法による異方性エッチングにより，SiO2膜14を高濃
度のソース・ドレイン拡散層形成領域の大きさにパター
ニングする。
〜1,000 ℃で 2,000〜4,000 Åの厚さに形成する。図２
（ｂ）に示すように，レジスト膜15をマスクとして，Ｒ
ＩＥ法による異方性エッチングにより，SiO2膜14を高濃
度のソース・ドレイン拡散層形成領域の大きさにパター
ニングする。
【００１９】図２（ｃ）に示すように，SiO2膜14をマス
クとして, ポリSi膜13を四塩化炭素(CCl4)40sccm, 酸素
(O2)ガス10sccm, 真空度0.1Torrの条件で等方性エッチ
ングによりアンダーエッチング状にパターニングし，ゲ
ート電極を形成する。
クとして, ポリSi膜13を四塩化炭素(CCl4)40sccm, 酸素
(O2)ガス10sccm, 真空度0.1Torrの条件で等方性エッチ
ングによりアンダーエッチング状にパターニングし，ゲ
ート電極を形成する。
【００２０】図２（ｄ）に示すように，Si基板10を斜め
に回転しながら, ひさし状のSiO2膜14をマスクとして,
イオン注入法により, ｎ型不純物，例えば燐イオン(P +
)16を加速電圧100keV, ドーズ量1x1013〜1014/cm2の条
件で注入し,850〜1,000 ℃で20分の活性化アニールを行
いソース・ドレインのＬＤＤ注入層17を形成する。
に回転しながら, ひさし状のSiO2膜14をマスクとして,
イオン注入法により, ｎ型不純物，例えば燐イオン(P +
)16を加速電圧100keV, ドーズ量1x1013〜1014/cm2の条
件で注入し,850〜1,000 ℃で20分の活性化アニールを行
いソース・ドレインのＬＤＤ注入層17を形成する。
【００２１】図２（ｅ）に示すように，Si基板10に通常
の垂直方向から, イオン注入法により, ｎ型不純物，例
えば砒素イオン (As+ ) 18を加速電圧100keV, ドーズ量
1x10 15〜1016/cm2の条件で注入し, 850 〜1,000 ℃で20
分の活性化アニールを行いソース・ドレイン拡散層19を
形成する。
の垂直方向から, イオン注入法により, ｎ型不純物，例
えば砒素イオン (As+ ) 18を加速電圧100keV, ドーズ量
1x10 15〜1016/cm2の条件で注入し, 850 〜1,000 ℃で20
分の活性化アニールを行いソース・ドレイン拡散層19を
形成する。
【００２２】図２（ｆ）に示すようにカバーＰＳＧ膜20
を 3,000〜8,000 Åの厚さに被覆し, 通常の方法でAl電
極21を形成する。上記のように，ゲート電極上にゲート
電極と選択比の高いSiO2膜をひさし状に形成すること
で，不純物イオンを高傾斜再注入，または，回転イオン
注入で低濃度注入層を形成し，更に続けて，０°注入で
ソース・ドレイン拡散層を形成することにより，傾斜ド
レイン構造のＭＯＳトランジスタを形成することができ
る。
を 3,000〜8,000 Åの厚さに被覆し, 通常の方法でAl電
極21を形成する。上記のように，ゲート電極上にゲート
電極と選択比の高いSiO2膜をひさし状に形成すること
で，不純物イオンを高傾斜再注入，または，回転イオン
注入で低濃度注入層を形成し，更に続けて，０°注入で
ソース・ドレイン拡散層を形成することにより，傾斜ド
レイン構造のＭＯＳトランジスタを形成することができ
る。
【００２３】これにより，同一基板上に異なる導電型の
トランジスタを形成する場合，傾斜ドレイン構造のトラ
ンジスタでも，サイドウォールを使用しないことで，各
トランジスタで一度のレジストで低濃度層，ソースドレ
インを形成することができる。
トランジスタを形成する場合，傾斜ドレイン構造のトラ
ンジスタでも，サイドウォールを使用しないことで，各
トランジスタで一度のレジストで低濃度層，ソースドレ
インを形成することができる。
【００２４】
【発明の効果】以上説明したように，本発明によれば，
サイドウォールなしで２回のパターニングを行うことな
く，傾斜ドレイン構造のトランジスタを形成できること
から，工程数を増やすことなく，傾斜ドレイン構造のゲ
ート電極間の微細化に寄与するところが大きい。
サイドウォールなしで２回のパターニングを行うことな
く，傾斜ドレイン構造のトランジスタを形成できること
から，工程数を増やすことなく，傾斜ドレイン構造のゲ
ート電極間の微細化に寄与するところが大きい。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の工程順模式断面図
【図３】 従来例の説明図
１ 半導体基板 ２ 第１の絶縁膜 ３ ポリSi膜 ４ 第２の絶縁膜 ５ レジスト膜 ６ 第１の不純物 ７ ＬＤＤ注入層 ８ 第２の不純物 ９ ソース・ドレイン拡散層 10 Si基板 11 フィールドSiO2膜, 12 ゲートSiO2膜 13 ポリSi膜 14 SiO2膜 15 レジスト膜 16 Ｐイオン 17 ＬＤＤ注入層 18 Asイオン 19 ソース・ドレイン拡散層 20 カバーSiO2膜 21 Al電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｌ 7342−4Ｍ 27/08 １０２ Ｂ
Claims (1)
- 【請求項１】 半導体基板(1) 上に互いに近接したソー
ス・ドレイン拡散層(9) を形成する半導体装置の製造方
法であって, 該半導体基板(1) 上に第１の絶縁膜(2),多結晶シリコン
膜(3),第２の絶縁膜(4) を順次積層する工程と, レジスト膜(5) をマスクとして, 異方性エッチングによ
り, 該第２の絶縁膜(4) を低濃度拡散形成領域の大きさ
にパターニングする工程と, パターニングされた該第２の絶縁膜(4) をマスクとし
て, 等方性エッチングにより, 該多結晶シリコン膜(3)
を該第２の絶縁膜(4) より小さくパターニングしてゲー
ト電極を形成する工程と, 該半導体基板(1) 内に該第２の絶縁膜(4) をマスクとし
て,第１の不純物(6)を該半導体基板(1) に対して斜め方
向よりイオン注入して，ＬＤＤ注入層(7) を形成する工
程と, しかる後, 該半導体基板(1) 内に該第２の絶縁膜(4) を
マスクとして, 第２の不純物(8) を該半導体基板(1) に
対して垂直方向よりイオン注入し, 熱処理してソース・
ドレイン拡散層(9) を形成する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207765A JPH0547783A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207765A JPH0547783A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0547783A true JPH0547783A (ja) | 1993-02-26 |
Family
ID=16545173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3207765A Withdrawn JPH0547783A (ja) | 1991-08-20 | 1991-08-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0547783A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100607732B1 (ko) * | 2002-10-09 | 2006-08-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 전극 형성 방법 |
| KR100697262B1 (ko) * | 1999-08-30 | 2007-03-21 | 삼성전자주식회사 | 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법 |
| US11397042B2 (en) | 2018-12-18 | 2022-07-26 | Samsung Electronics Co., Ltd. | Drain hose assembly and refrigerator including the same |
-
1991
- 1991-08-20 JP JP3207765A patent/JPH0547783A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100697262B1 (ko) * | 1999-08-30 | 2007-03-21 | 삼성전자주식회사 | 탑 게이트형 폴리실리콘 박막트랜지스터 기판의 제조방법 |
| KR100607732B1 (ko) * | 2002-10-09 | 2006-08-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 전극 형성 방법 |
| US11397042B2 (en) | 2018-12-18 | 2022-07-26 | Samsung Electronics Co., Ltd. | Drain hose assembly and refrigerator including the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |