JP3213437B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、いわゆるＳＯＩ（Ｓｉ
ｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）と称される半
導体装置に関する。
ｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）と称される半
導体装置に関する。
【０００２】
【従来の技術】ＳＯＩ技術は、素子分離が容易で、高集
積化、信号伝達速度の高速化に優れていることから従来
より研究が行われ、種々提案されている。ＳＯＩ技術に
おいては、固相エピタキシャル成長法（Ｓｏｌｉｄ Ｐ
ｈａｓｅＥｐｉｔａｘｙ、以下ＳＰＥ法という）を用い
たものが一般的である。
積化、信号伝達速度の高速化に優れていることから従来
より研究が行われ、種々提案されている。ＳＯＩ技術に
おいては、固相エピタキシャル成長法（Ｓｏｌｉｄ Ｐ
ｈａｓｅＥｐｉｔａｘｙ、以下ＳＰＥ法という）を用い
たものが一般的である。
【０００３】即ち、図３において、単結晶シリコン（Ｓ
ｉ）基板１上にシリコン酸化膜（ＳｉＯ2 ）からなる絶
縁膜２をＣＶＤ法、熱酸化法等によって形成し（ａ）、
この絶縁膜２にリソグラフィ技術を用いて開口部２ａを
形成し（ｂ）、この開口部２ａを介して露出した基板１
及び前記絶縁膜２上に非晶質のシリコン膜３（ａ−Ｓ
ｉ）を堆積させ（ｃ）、６００℃程度でアニ−ル処理す
る。
ｉ）基板１上にシリコン酸化膜（ＳｉＯ2 ）からなる絶
縁膜２をＣＶＤ法、熱酸化法等によって形成し（ａ）、
この絶縁膜２にリソグラフィ技術を用いて開口部２ａを
形成し（ｂ）、この開口部２ａを介して露出した基板１
及び前記絶縁膜２上に非晶質のシリコン膜３（ａ−Ｓ
ｉ）を堆積させ（ｃ）、６００℃程度でアニ−ル処理す
る。
【０００４】すると、前記露出させた基板１を種結晶と
して、まず縦方向に固相成長（Ｖｅｒｔｉｃａｌ−ＳＰ
Ｅ）し、続いて横方向に固相成長（Ｌａｔｅｒａｌ−Ｓ
ＰＥ）し、ａ−Ｓｉ膜３が単結晶化する（以下、この単
結晶化したＳｉ膜を単結晶Ｓｉ薄膜４と称す）（ｄ）。
しかしながら、斯かる従来例にあっては、ａ−Ｓｉ膜３
が単結晶化する過程において、成長膜中に高密度（１０
8〜１０10個／cm2）の転位等の結晶欠陥が発生する問題
がある。
して、まず縦方向に固相成長（Ｖｅｒｔｉｃａｌ−ＳＰ
Ｅ）し、続いて横方向に固相成長（Ｌａｔｅｒａｌ−Ｓ
ＰＥ）し、ａ−Ｓｉ膜３が単結晶化する（以下、この単
結晶化したＳｉ膜を単結晶Ｓｉ薄膜４と称す）（ｄ）。
しかしながら、斯かる従来例にあっては、ａ−Ｓｉ膜３
が単結晶化する過程において、成長膜中に高密度（１０
8〜１０10個／cm2）の転位等の結晶欠陥が発生する問題
がある。
【０００５】これは、ａ−Ｓｉ膜３が単結晶化する際、
結晶構造が変化するためにその密度が変化する（体積が
収縮する）ので、ａ−Ｓｉ膜３と絶縁膜２との境界付近
に歪みが生じるためと考えられる。ＳＰＥ時に結晶欠陥
が発生すると、ａ−Ｓｉ膜の横方向の成長距離（Ｌ−Ｓ
ＰＥ距離）にも影響を与え（実験では約５μｍが限
度）、デバイスとしての有効面積を増大させることを妨
げることになる。
結晶構造が変化するためにその密度が変化する（体積が
収縮する）ので、ａ−Ｓｉ膜３と絶縁膜２との境界付近
に歪みが生じるためと考えられる。ＳＰＥ時に結晶欠陥
が発生すると、ａ−Ｓｉ膜の横方向の成長距離（Ｌ−Ｓ
ＰＥ距離）にも影響を与え（実験では約５μｍが限
度）、デバイスとしての有効面積を増大させることを妨
げることになる。
【０００６】そこで、ａ−Ｓｉ膜と絶縁膜との境界付近
の結合力を緩和するために、前記絶縁膜２として、ポリ
イミド酸ワニスを使用することが特開平１−１２００４
７号公報（Ｈ０１Ｌ２７／００）に示されている。前記
ポリイミド酸ワニスは、ＳＰＥ成長時の温度で粘性流動
化し、ａ−Ｓｉ膜との界面の結合力が弱まって、ａ−Ｓ
ｉ膜の単結晶化に与える影響が小さくなり、結果、結晶
欠陥を低減するものである。
の結合力を緩和するために、前記絶縁膜２として、ポリ
イミド酸ワニスを使用することが特開平１−１２００４
７号公報（Ｈ０１Ｌ２７／００）に示されている。前記
ポリイミド酸ワニスは、ＳＰＥ成長時の温度で粘性流動
化し、ａ−Ｓｉ膜との界面の結合力が弱まって、ａ−Ｓ
ｉ膜の単結晶化に与える影響が小さくなり、結果、結晶
欠陥を低減するものである。
【０００７】
【発明が解決しようとする課題】従来例のように、ＳＰ
Ｅ時の温度で軟化する物質を用いた場合、絶縁効果が劣
ることがよくあり、ＳＯＩ構造としての下層デバイスと
上層デバイス間の絶縁不良が生じる問題がある。本発明
は、半導体装置の改良に関し、斯かる問題点を解消する
ものである。
Ｅ時の温度で軟化する物質を用いた場合、絶縁効果が劣
ることがよくあり、ＳＯＩ構造としての下層デバイスと
上層デバイス間の絶縁不良が生じる問題がある。本発明
は、半導体装置の改良に関し、斯かる問題点を解消する
ものである。
【０００８】
【課題を解決するための手段】本発明は、単結晶半導体
基板の表面を一部を除いて絶縁膜で覆い、この絶縁膜及
び露出した単結晶半導体基板の上に非晶質半導体膜を形
成し、前記非晶質半導体膜を固相エピタキシャル成長法
により単結晶化する半導体装置であって、前記絶縁膜を
少なくとも２層構造とし、最上層の絶縁膜として前記固
相エピタキシャル成長時の温度で軟化する材料を用いた
ものである。
基板の表面を一部を除いて絶縁膜で覆い、この絶縁膜及
び露出した単結晶半導体基板の上に非晶質半導体膜を形
成し、前記非晶質半導体膜を固相エピタキシャル成長法
により単結晶化する半導体装置であって、前記絶縁膜を
少なくとも２層構造とし、最上層の絶縁膜として前記固
相エピタキシャル成長時の温度で軟化する材料を用いた
ものである。
【０００９】固相エピタキシャル成長時のような高温ア
ニールで流動軟化する材料としてはシリケートガラス材
にリン（Ｐ）やボロン（Ｂ）等の不純物が混入されてい
るもの、例えば、ＢＰＳＧ膜が代表的であるが、これに
限定するものではない。また、絶縁膜は、２層構造に限
らず、要は、非晶質半導体膜と接する層、即ち、最上層
の絶縁膜が流動軟化性を有するものであればよい。
ニールで流動軟化する材料としてはシリケートガラス材
にリン（Ｐ）やボロン（Ｂ）等の不純物が混入されてい
るもの、例えば、ＢＰＳＧ膜が代表的であるが、これに
限定するものではない。また、絶縁膜は、２層構造に限
らず、要は、非晶質半導体膜と接する層、即ち、最上層
の絶縁膜が流動軟化性を有するものであればよい。
【００１０】
【作用】即ち、最上層の絶縁膜として前記固相エピタキ
シャル成長時の温度で軟化する材料を用いることによ
り、ａ−Ｓｉ膜との結合力が弱まって、単結晶化に影響
を与えることが軽減される。しかも、少なくとも最下層
の絶縁膜は、良好な絶縁効果を有しているので、ＳＯＩ
構造としての機能を損なうこともない。
シャル成長時の温度で軟化する材料を用いることによ
り、ａ−Ｓｉ膜との結合力が弱まって、単結晶化に影響
を与えることが軽減される。しかも、少なくとも最下層
の絶縁膜は、良好な絶縁効果を有しているので、ＳＯＩ
構造としての機能を損なうこともない。
【００１１】
【実施例】本発明の実施例を各図面に基づいて説明す
る。但し、従来例と同様の構成には同符号を用い説明を
省略する。図２は本実施例においてａ−Ｓｉ膜３を堆積
するために使用するロ−ドロック方式の超高真空ＣＶＤ
装置の概略図である。図において、５は常時超高真空状
態（約５×１０-8Ｔｏｒｒ）に保持された成長室、６は
準備室、７は前記成長室５と準備室６との間を開閉する
ゲ−トバルブ、８は前記成長室５内に配設されたサセプ
タホルダ、９は前記準備室６内に配設されたトランスフ
ァロッドであり、同じくサセプタ１０を有している。前
記トランスファロッド９は前記ゲ−トバルブ７が開放さ
れた状態で試料（基板）を前記成長室５内のサセプタホ
ルダ８上に移送し、また、前記サセプタホルダ８から試
料を取り出して準備室６側に取り出せるように構成され
ている。
る。但し、従来例と同様の構成には同符号を用い説明を
省略する。図２は本実施例においてａ−Ｓｉ膜３を堆積
するために使用するロ−ドロック方式の超高真空ＣＶＤ
装置の概略図である。図において、５は常時超高真空状
態（約５×１０-8Ｔｏｒｒ）に保持された成長室、６は
準備室、７は前記成長室５と準備室６との間を開閉する
ゲ−トバルブ、８は前記成長室５内に配設されたサセプ
タホルダ、９は前記準備室６内に配設されたトランスフ
ァロッドであり、同じくサセプタ１０を有している。前
記トランスファロッド９は前記ゲ−トバルブ７が開放さ
れた状態で試料（基板）を前記成長室５内のサセプタホ
ルダ８上に移送し、また、前記サセプタホルダ８から試
料を取り出して準備室６側に取り出せるように構成され
ている。
【００１２】１１は前記サセプタホルダ８の外周囲に対
向配置された赤外線ランプ、１２はこの赤外線ランプ１
１や前記サセプタホルダ８の印加電圧等の制御を行うコ
ントロ−ラ、１３は前記成長室５に対するガス供給経
路、１４は前記準備室６に対するガス（Ｎ2 ）供給経
路、１５は前記成長室からのガス排出経路であり、タ−
ボ分子ポンプ１６及びロ−タリポンプ１７を有してい
る。１８は前記準備室６からのガス排出経路であり、タ
−ボ分子ポンプ１９及びロ−タリポンプ２０を有してい
る。
向配置された赤外線ランプ、１２はこの赤外線ランプ１
１や前記サセプタホルダ８の印加電圧等の制御を行うコ
ントロ−ラ、１３は前記成長室５に対するガス供給経
路、１４は前記準備室６に対するガス（Ｎ2 ）供給経
路、１５は前記成長室からのガス排出経路であり、タ−
ボ分子ポンプ１６及びロ−タリポンプ１７を有してい
る。１８は前記準備室６からのガス排出経路であり、タ
−ボ分子ポンプ１９及びロ−タリポンプ２０を有してい
る。
【００１３】図１は本発明の実施例による半導体装置の
製造プロセスを示す断面図である。まず、（１００）の
面方位をもつ単結晶シリコン基板１（ｐ型、非抵抗２３
〜３０Ω）上に減圧ＣＶＤ法（または熱酸化法）により
シリコン酸化膜（ＳｉＯ2膜）２を５００Å堆積し、更
に、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法によりＢＰＳＧ膜２
１を０．１μｍ堆積させる。このＢＰＳＧ膜２１の堆積
においては、堆積温度を４００℃、また、リン（Ｐ）の
ソースにはＴＭＰ（Tri-Methyl Phosphate）を用い、ボ
ロン（Ｂ）のソースにはＴＭＢ（Tri-Methyl Borate）
を用い、ＢＰＳＧ膜２１中のＢ2Ｏ3およびＰ2Ｏ5の濃度
は夫々１８mol％および３．８mol％とした（図１Ａ）。
製造プロセスを示す断面図である。まず、（１００）の
面方位をもつ単結晶シリコン基板１（ｐ型、非抵抗２３
〜３０Ω）上に減圧ＣＶＤ法（または熱酸化法）により
シリコン酸化膜（ＳｉＯ2膜）２を５００Å堆積し、更
に、ＴＥＯＳ−Ｏ3系常圧ＣＶＤ法によりＢＰＳＧ膜２
１を０．１μｍ堆積させる。このＢＰＳＧ膜２１の堆積
においては、堆積温度を４００℃、また、リン（Ｐ）の
ソースにはＴＭＰ（Tri-Methyl Phosphate）を用い、ボ
ロン（Ｂ）のソースにはＴＭＢ（Tri-Methyl Borate）
を用い、ＢＰＳＧ膜２１中のＢ2Ｏ3およびＰ2Ｏ5の濃度
は夫々１８mol％および３．８mol％とした（図１Ａ）。
【００１４】更にこのシリコン酸化膜２及びＢＰＳＧ膜
２１をリソグラフィ技術により選択的にエッチングし
て、シリコン基板１の［０１０］方向にライン状の開口
部２３を形成し、この開口部２３を介して基板１を一部
露出させる（図１Ｂ）。次に、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2
Ｏ＝１：１：５及びＨＣｌ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：
５を用いた化学的洗浄法によって前記基板１を洗浄し、
更にＵＶ−Ｏ3照射により基板表面のカ−ボン系の汚染
物を除去した後、前記ＣＶＤ装置の準備室６内のサセプ
タ１０上にセットする。前記準備室６内を前記タ−ボ分
子ポンプ１９及びロ−タリポンプ２０により１０-7Ｔｏ
ｒｒ台にまで真空排気した後、前記ゲ−トバルブ７を開
放し、トランスファ−ロッド９によって前記成長室５内
に搬送し、サセプタホルダ８にセットする。この間、前
記成長室５は前記タ−ボ分子ポンプ１６及びロ−タリポ
ンプ１７によって常時排気されている。
２１をリソグラフィ技術により選択的にエッチングし
て、シリコン基板１の［０１０］方向にライン状の開口
部２３を形成し、この開口部２３を介して基板１を一部
露出させる（図１Ｂ）。次に、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2
Ｏ＝１：１：５及びＨＣｌ：Ｈ2Ｏ2：Ｈ2Ｏ＝１：１：
５を用いた化学的洗浄法によって前記基板１を洗浄し、
更にＵＶ−Ｏ3照射により基板表面のカ−ボン系の汚染
物を除去した後、前記ＣＶＤ装置の準備室６内のサセプ
タ１０上にセットする。前記準備室６内を前記タ−ボ分
子ポンプ１９及びロ−タリポンプ２０により１０-7Ｔｏ
ｒｒ台にまで真空排気した後、前記ゲ−トバルブ７を開
放し、トランスファ−ロッド９によって前記成長室５内
に搬送し、サセプタホルダ８にセットする。この間、前
記成長室５は前記タ−ボ分子ポンプ１６及びロ−タリポ
ンプ１７によって常時排気されている。
【００１５】そして、前記赤外線ランプ１１をコントロ
−ラ１２で制御して、基板温度を５００℃まで上げ、ジ
シラン（Ｓｉ2Ｈ6）ガスを１００ｃｃｍで約１０分間導
入すると、５００Å／ｍｉｎの速度でａ−Ｓｉ膜３が前
記シリコン酸化膜２、ＢＰＳＧ膜２１および露出した基
板１上に１．５μｍ堆積する。その後、アルゴン（Ａ
ｒ）ガスを１００ｃｃｍで５分間導入して、残留してい
るＳｉ2Ｈ6ガスのパージを行い、基板温度を１５０℃に
まで下げた後、セット時と逆の手順で基板１を準備室６
から取り出す（図１Ｃ）。
−ラ１２で制御して、基板温度を５００℃まで上げ、ジ
シラン（Ｓｉ2Ｈ6）ガスを１００ｃｃｍで約１０分間導
入すると、５００Å／ｍｉｎの速度でａ−Ｓｉ膜３が前
記シリコン酸化膜２、ＢＰＳＧ膜２１および露出した基
板１上に１．５μｍ堆積する。その後、アルゴン（Ａ
ｒ）ガスを１００ｃｃｍで５分間導入して、残留してい
るＳｉ2Ｈ6ガスのパージを行い、基板温度を１５０℃に
まで下げた後、セット時と逆の手順で基板１を準備室６
から取り出す（図１Ｃ）。
【００１６】最後に、基板１を電気炉内に入れ、Ｎ2 雰
囲気中、常圧、５９０℃でアニ−ル処理を行って、Ｖ−
ＳＰＥ、Ｌ−ＳＰＥを起こさせ、ａ−Ｓｉ膜３を単結晶
シリコン薄膜４として、単結晶化する（図１Ｄ）。この
とき、前記ＢＰＳＧ膜２１が流動軟化し、ａ−Ｓｉ膜３
との結合力が弱まるので、ａ−Ｓｉ膜３の単結晶化が円
滑に行われる。
囲気中、常圧、５９０℃でアニ−ル処理を行って、Ｖ−
ＳＰＥ、Ｌ−ＳＰＥを起こさせ、ａ−Ｓｉ膜３を単結晶
シリコン薄膜４として、単結晶化する（図１Ｄ）。この
とき、前記ＢＰＳＧ膜２１が流動軟化し、ａ−Ｓｉ膜３
との結合力が弱まるので、ａ−Ｓｉ膜３の単結晶化が円
滑に行われる。
【００１７】
【発明の効果】本発明の半導体装置にあっては、最上層
の絶縁膜としてＳＰＥ時の温度で軟化する材料を用いる
ことにより、ａ−Ｓｉ膜との結合力が弱まって、単結晶
化に影響を与えることが軽減されるので、単結晶化の際
に、転位等の結晶不良の発生を防止し、デバイスとして
優れた機能を発揮させることができると共に、単結晶化
の成長距離を伸し、装置の有効面積を増大させることが
できる。
の絶縁膜としてＳＰＥ時の温度で軟化する材料を用いる
ことにより、ａ−Ｓｉ膜との結合力が弱まって、単結晶
化に影響を与えることが軽減されるので、単結晶化の際
に、転位等の結晶不良の発生を防止し、デバイスとして
優れた機能を発揮させることができると共に、単結晶化
の成長距離を伸し、装置の有効面積を増大させることが
できる。
【００１８】しかも、少なくとも最下層の絶縁膜は、良
好な絶縁効果を有しているので、ＳＯＩ構造としての機
能を損なうこともない。
好な絶縁効果を有しているので、ＳＯＩ構造としての機
能を損なうこともない。
【図１】本発明の実施例における半導体装置の製造プロ
セスを示す断面図である。
セスを示す断面図である。
【図２】本発明の実施例におけるＣＶＤ装置の概略図で
ある。
ある。
【図３】従来例における半導体装置の製造プロセスを示
す断面図である。
す断面図である。
１ 単結晶Ｓｉ基板 ２ シリコン酸化膜（絶縁膜） ３ ａ−Ｓｉ膜（非晶質半導体膜） ４ 単結晶Ｓｉ薄膜（単結晶半導体薄膜） ２１ ＢＰＳＧ膜（ＳＰＥ時に軟化する絶縁膜）
Claims (1)
- 【請求項１】 単結晶半導体基板の表面を一部を除いて
絶縁膜で覆い、この絶縁膜及び露出した単結晶半導体基
板の上に非晶質半導体膜を形成し、前記非晶質半導体膜
を固相エピタキシャル成長法により単結晶化するもので
あって、前記絶縁膜を少なくとも２層構造とし、最上層
の絶縁膜として前記固相エピタキシャル成長時の温度で
軟化する材料を用いたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12624893A JP3213437B2 (ja) | 1993-05-27 | 1993-05-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12624893A JP3213437B2 (ja) | 1993-05-27 | 1993-05-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06333822A JPH06333822A (ja) | 1994-12-02 |
| JP3213437B2 true JP3213437B2 (ja) | 2001-10-02 |
Family
ID=14930475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12624893A Expired - Fee Related JP3213437B2 (ja) | 1993-05-27 | 1993-05-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3213437B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6130120A (en) | 1995-01-03 | 2000-10-10 | Goldstar Electron Co., Ltd. | Method and structure for crystallizing a film |
| US5681760A (en) * | 1995-01-03 | 1997-10-28 | Goldstar Electron Co., Ltd. | Method for manufacturing thin film transistor |
| KR100372640B1 (ko) * | 2000-06-28 | 2003-02-17 | 주식회사 하이닉스반도체 | 선택적 에피택셜 성장을 이용한 콘택 플러그 형성방법 |
| JP4445524B2 (ja) | 2007-06-26 | 2010-04-07 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| JP2009016692A (ja) | 2007-07-06 | 2009-01-22 | Toshiba Corp | 半導体記憶装置の製造方法と半導体記憶装置 |
-
1993
- 1993-05-27 JP JP12624893A patent/JP3213437B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06333822A (ja) | 1994-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |