JPH04124814A - Ｓｏｉ基板の作製方法 - Google Patents
Ｓｏｉ基板の作製方法Info
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- JPH04124814A JPH04124814A JP24588890A JP24588890A JPH04124814A JP H04124814 A JPH04124814 A JP H04124814A JP 24588890 A JP24588890 A JP 24588890A JP 24588890 A JP24588890 A JP 24588890A JP H04124814 A JPH04124814 A JP H04124814A
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Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁膜上に単結晶ソリコン膜を形成してなる
５ｏｌ（Ｓ １ｌｉｃｏｎ Ｏｎ Ｉ ｎ５ｕｌａ
ｔｏｒ）構造を有するＳＯＩ ｌ板の作製方法に関する
。
５ｏｌ（Ｓ １ｌｉｃｏｎ Ｏｎ Ｉ ｎ５ｕｌａ
ｔｏｒ）構造を有するＳＯＩ ｌ板の作製方法に関する
。
絶縁膜（絶縁性の基板も含む）上に単結晶シリコン層を
形成した構造はＳＯＩ構造と称され、ＳＯＩ構造を有す
る５０１基板は、狭い領域にて容易に素子分離が行え、
高集積化または高速化が可能である基板として知られて
いる。そして、このようなＳＯＩ基板上に素子を作製し
た半導体集積回路は、従来のシリコン基板上に素子を作
製した半導体集積回路に比べて、特性の向上を図ること
ができるので、ＳＯＩ基板について盛んに研究が進めら
れている。
形成した構造はＳＯＩ構造と称され、ＳＯＩ構造を有す
る５０１基板は、狭い領域にて容易に素子分離が行え、
高集積化または高速化が可能である基板として知られて
いる。そして、このようなＳＯＩ基板上に素子を作製し
た半導体集積回路は、従来のシリコン基板上に素子を作
製した半導体集積回路に比べて、特性の向上を図ること
ができるので、ＳＯＩ基板について盛んに研究が進めら
れている。
絶縁膜上に単結晶シリコン膜を形成させる方法として、
固相成長（ＳＯＩｉｄ Ｐｈａｓｅ 旦ｐｉｔａｘ
ｙＳＰＥ）法がある。これは、単結晶シリコン基板上に
絶縁膜を形成し、この絶縁膜を選択的にエツチングして
基板表面の一部を露出させ、基板の露出部及び絶縁膜上
に非晶質シ１）コン膜（以下ａ−３ｉ膜という）を堆積
し、６００℃程度の低温でアニールすることにより、基
板表面の露出部をシードとして、最初に縦方向固相成長
（Ｖｅｒｔｉｃａｌ ５ｏｌｉｄ ＰｈａｓｅＥｐ
ｉｔａｘｙ、 Ｖ−５ＰＥ）さセ、引き続いて横方向固
相成長（Ｌａｔｅｒａｌ ５ｏｌｉｄ Ｐｈａｓｅ Ｅ
ｐｉｔａｘｙ、 Ｌ−５ＰＥ）させてａ−５ｉ膜を単結
晶化させるものである。
固相成長（ＳＯＩｉｄ Ｐｈａｓｅ 旦ｐｉｔａｘ
ｙＳＰＥ）法がある。これは、単結晶シリコン基板上に
絶縁膜を形成し、この絶縁膜を選択的にエツチングして
基板表面の一部を露出させ、基板の露出部及び絶縁膜上
に非晶質シ１）コン膜（以下ａ−３ｉ膜という）を堆積
し、６００℃程度の低温でアニールすることにより、基
板表面の露出部をシードとして、最初に縦方向固相成長
（Ｖｅｒｔｉｃａｌ ５ｏｌｉｄ ＰｈａｓｅＥｐ
ｉｔａｘｙ、 Ｖ−５ＰＥ）さセ、引き続いて横方向固
相成長（Ｌａｔｅｒａｌ ５ｏｌｉｄ Ｐｈａｓｅ Ｅ
ｐｉｔａｘｙ、 Ｌ−５ＰＥ）させてａ−５ｉ膜を単結
晶化させるものである。
しかしながら、堆積するａ−Ｓｉ膜がノンドープのａ−
５ｉ膜である場合、横方向の固相成長距離（Ｌ−５ＰＥ
距離）は約５μｍ程度であり、形成されるＳＯＩ領域の
大きさが限定されるという欠点がある。Ｌ−ＳＰＥ距離
を伸ばす方法としで、絶縁膜上のａ−５ｉ膜にＰ゛イオ
ン高濃度に注入した後、アニール処理を行う方法が知ら
れている（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｖｏｌ、２５．Ｎｏ
、５（１９８６）６６７） 、ところが、ａ−５ｉ膜内
にＰ゛イオン１〜３ Ｘ １０”ａｍ−３という高濃度
にドーピングするので、固相成長した単結晶シリコン膜
中の不純物（Ｐ）濃度が非常に高くなってしまい、この
固相成長した単結晶シリコン膜上に所望の半導体素子を
作製することは困難である。
５ｉ膜である場合、横方向の固相成長距離（Ｌ−５ＰＥ
距離）は約５μｍ程度であり、形成されるＳＯＩ領域の
大きさが限定されるという欠点がある。Ｌ−ＳＰＥ距離
を伸ばす方法としで、絶縁膜上のａ−５ｉ膜にＰ゛イオ
ン高濃度に注入した後、アニール処理を行う方法が知ら
れている（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｖｏｌ、２５．Ｎｏ
、５（１９８６）６６７） 、ところが、ａ−５ｉ膜内
にＰ゛イオン１〜３ Ｘ １０”ａｍ−３という高濃度
にドーピングするので、固相成長した単結晶シリコン膜
中の不純物（Ｐ）濃度が非常に高くなってしまい、この
固相成長した単結晶シリコン膜上に所望の半導体素子を
作製することは困難である。
このように、従来の固相成長法（ＳＰＥ法）では、横方
向への成長距離（Ｌ−ＳＰＥ距離）が伸びず、半導体素
子を作製するのに適した大面積の８０１基板を得ること
ができなかったり、単結晶シリコン膜中の不純物濃度が
高くなって所望の半導体素子の作製が行えなかったりし
た。
向への成長距離（Ｌ−ＳＰＥ距離）が伸びず、半導体素
子を作製するのに適した大面積の８０１基板を得ること
ができなかったり、単結晶シリコン膜中の不純物濃度が
高くなって所望の半導体素子の作製が行えなかったりし
た。
本発明はかかる事情に鑑みてなされたものであり、Ｌ−
５ＰＥ距離を伸ばしてより大面積のＳＯＩ ｌ板を作製
することができるＳＯＴ ｉ板の作製方法を提供するこ
とを目的とする。
５ＰＥ距離を伸ばしてより大面積のＳＯＩ ｌ板を作製
することができるＳＯＴ ｉ板の作製方法を提供するこ
とを目的とする。
本発明に係るＳＯＩ基板の作製方法は、単結晶半導体基
台上に絶縁膜を形成し、前記単結晶半導体基台を露出す
べく前記絶縁膜に開孔部を選択的に形成し、露出した単
結晶半導体基台の表面を含んで前記絶縁層上に非晶質シ
リコン膜を堆積し、該非晶質シリコン膜のアニール処理
により単結晶シリコン膜をエピタキシャル成長させてｓ
ｏ＋ ％板を作製する方法において、前記非晶質シリコ
ン膜の堆積を２段階に分けて行い、その第１段階の堆積
温度を第２段階の堆積温度より低くすることを特徴とす
る。
台上に絶縁膜を形成し、前記単結晶半導体基台を露出す
べく前記絶縁膜に開孔部を選択的に形成し、露出した単
結晶半導体基台の表面を含んで前記絶縁層上に非晶質シ
リコン膜を堆積し、該非晶質シリコン膜のアニール処理
により単結晶シリコン膜をエピタキシャル成長させてｓ
ｏ＋ ％板を作製する方法において、前記非晶質シリコ
ン膜の堆積を２段階に分けて行い、その第１段階の堆積
温度を第２段階の堆積温度より低くすることを特徴とす
る。
〔作用］
本発明の５０１基板の作製方法にあっては、２段階に分
けてａ−Ｓｉ膜の堆積を行い、第１段階の堆積温度を第
２段階の堆積温度より低くする。そうすると、Ｌ−ＳＰ
Ｅ距離の延伸を阻害していた単結晶シリコン膜と絶縁膜
との界面における結晶欠陥、多結晶核の発生が抑制され
る。この結果、Ｌ−５ＰＥ距離が延伸してＳＯＪ ’Ｆ
Ｊ域が拡大し、これに加えてＳＯＩ基板の結晶性も向上
する。
けてａ−Ｓｉ膜の堆積を行い、第１段階の堆積温度を第
２段階の堆積温度より低くする。そうすると、Ｌ−ＳＰ
Ｅ距離の延伸を阻害していた単結晶シリコン膜と絶縁膜
との界面における結晶欠陥、多結晶核の発生が抑制され
る。この結果、Ｌ−５ＰＥ距離が延伸してＳＯＪ ’Ｆ
Ｊ域が拡大し、これに加えてＳＯＩ基板の結晶性も向上
する。
以下、本発明をその実施例を示す図面に基づいて具体的
に説明する。
に説明する。
第１図は、本発明の作製方法において使用され、反応室
内を超高真空状態に保持できるＣＶＤ装置の構成を示す
。図中１１．１２は夫々反応室、試料準備室であり、反
応室１１と試料準備室１２とはゲートバルブ１３の開閉
により、連通状態及び遮断状態に切換えられる。
内を超高真空状態に保持できるＣＶＤ装置の構成を示す
。図中１１．１２は夫々反応室、試料準備室であり、反
応室１１と試料準備室１２とはゲートバルブ１３の開閉
により、連通状態及び遮断状態に切換えられる。
反応室１１では、ガス導入管１４からＳｉＨ４，Ａｒ等
のガスを導入し、排気管】５から排気する。また、ガス
を導入していないときの反応室１１の排気と試料準備室
１２の排気とは、排気管１６から行う。試料準備室１２
にはガス導入管１７から窒素が導入されて真空からのリ
ークがなされる。サセプタ１８上にセントされた試料（
基板）は、搬送系１９にて反応室１１内に搬送され、サ
セプタホルダ２０上にサセプタ１８ごとセットされる。
のガスを導入し、排気管】５から排気する。また、ガス
を導入していないときの反応室１１の排気と試料準備室
１２の排気とは、排気管１６から行う。試料準備室１２
にはガス導入管１７から窒素が導入されて真空からのリ
ークがなされる。サセプタ１８上にセントされた試料（
基板）は、搬送系１９にて反応室１１内に搬送され、サ
セプタホルダ２０上にサセプタ１８ごとセットされる。
試料（基板）に対する加熱は、赤外線ランプ２１にて行
われ、熱雷対２２でその温度がモニタされて温度制御回
路２３にて温度制御される。
われ、熱雷対２２でその温度がモニタされて温度制御回
路２３にて温度制御される。
試料（基板）の反応室１１内への七ノドは、以下のよう
にして行う。まず、ゲートバルブ１３を閉した状態で、
反応室１１内を真空排気し、試料準備室１２内にガス導
入管１７から窒素を導入してリークを行う。その後、試
料（基板）をサセプタ１８上にセットして試料準備室１
２に入れ、試料準備室１２内を排気管１６から真空排気
し、ゲートバルブ１３を開けて搬送系１９にてサセプタ
１８をサセプタホルダ２０にセットする。そして、搬送
系１９を試料＄偏室１２内に戻しゲートバルブ１３を閉
しる。なお、試料（基板）を取り出すときは、試料準備
室１２内を真空状態とした後、ゲートバルブ１３を開け
て搬送系１９によりサセプタ１８を試料１１！備室Ｉ２
内に運び、再びゲートバルブ１３を閉じて試料準備室１
２内に窒素を導入して大気圧になった状態で試料（基板
）を取り出す。
にして行う。まず、ゲートバルブ１３を閉した状態で、
反応室１１内を真空排気し、試料準備室１２内にガス導
入管１７から窒素を導入してリークを行う。その後、試
料（基板）をサセプタ１８上にセットして試料準備室１
２に入れ、試料準備室１２内を排気管１６から真空排気
し、ゲートバルブ１３を開けて搬送系１９にてサセプタ
１８をサセプタホルダ２０にセットする。そして、搬送
系１９を試料＄偏室１２内に戻しゲートバルブ１３を閉
しる。なお、試料（基板）を取り出すときは、試料準備
室１２内を真空状態とした後、ゲートバルブ１３を開け
て搬送系１９によりサセプタ１８を試料１１！備室Ｉ２
内に運び、再びゲートバルブ１３を閉じて試料準備室１
２内に窒素を導入して大気圧になった状態で試料（基板
）を取り出す。
第２図は、本発明の実施例の作製工程を示す模式的断面
図である。
図である。
図中１は、（１００）面を主面とする単結晶半導体基台
としての単結晶シリコン基板であり、その表面に絶縁膜
として膜厚０．１μｍ程度のＳｉＯ□膜２を、熱酸化ま
たはＣＶＤ法により形成する（第２図（ａ））。
としての単結晶シリコン基板であり、その表面に絶縁膜
として膜厚０．１μｍ程度のＳｉＯ□膜２を、熱酸化ま
たはＣＶＤ法により形成する（第２図（ａ））。
次に、公知の技術であるフォトリソグラフィ技術により
、シードとしてのシリコン基板表面（シード部１ａ）を
露出させるべく、この５ｉ０２膜２に開孔部２ａを選択
的に形成する（第２図（ｂ））。
、シードとしてのシリコン基板表面（シード部１ａ）を
露出させるべく、この５ｉ０２膜２に開孔部２ａを選択
的に形成する（第２図（ｂ））。
５ｉＯｚ膜２がパターン形成された単結晶シリコン基板
１を、ＲＣＡ法により化学的に洗浄した後、第１図に示
すＣＶＤ装置の反応室１１内にセットする。
１を、ＲＣＡ法により化学的に洗浄した後、第１図に示
すＣＶＤ装置の反応室１１内にセットする。
反応室１］内を］ Ｘ １０−７Ｔｏｒｒ程度の真空状
態に排気し、赤外線ランプ２１により４５０〜５００°
Ｃまて昇温加熱し、温度を一定とした後、５ｉＨ＝ガス
を流量２００ｃｃ／分、圧力５ Ｔｏｒｒで供給し、開
孔部２ａから露出しているシリコン基板表面（シート部
１ａ）上及びＳｉＯ□膜２上に、第１段階の下層のａ−
５ｉ膜３ａを、膜厚０．１μｍ程度堆積させる（第２図
（Ｃ））。下層のａ−５ｉ膜３ａの堆積が終了すると、
ＳｉＨ４ガスの供給を停止し、数分間にわたってＡｒガ
スにて５ｉｎ４ガスのパージを行った後、再び反応室１
１内を１ ｘ １０−’Ｔｏｒｒ程度の真空状態ムこ排
気し、赤外線ランプ２１により５５０℃まで昇温加熱し
、温度を一定とした後、５Ｉ８４ガスを流量２００ ｃ
ｃ／分、圧力５ Ｔｏｒｒで供給し、下層のａ−５ｉ膜
３ａ上に、第２段階の上層のａ−５ｉ膜３ｂを、膜厚１
．５μｍ程度堆積させる（第２図（ｄ））。
態に排気し、赤外線ランプ２１により４５０〜５００°
Ｃまて昇温加熱し、温度を一定とした後、５ｉＨ＝ガス
を流量２００ｃｃ／分、圧力５ Ｔｏｒｒで供給し、開
孔部２ａから露出しているシリコン基板表面（シート部
１ａ）上及びＳｉＯ□膜２上に、第１段階の下層のａ−
５ｉ膜３ａを、膜厚０．１μｍ程度堆積させる（第２図
（Ｃ））。下層のａ−５ｉ膜３ａの堆積が終了すると、
ＳｉＨ４ガスの供給を停止し、数分間にわたってＡｒガ
スにて５ｉｎ４ガスのパージを行った後、再び反応室１
１内を１ ｘ １０−’Ｔｏｒｒ程度の真空状態ムこ排
気し、赤外線ランプ２１により５５０℃まで昇温加熱し
、温度を一定とした後、５Ｉ８４ガスを流量２００ ｃ
ｃ／分、圧力５ Ｔｏｒｒで供給し、下層のａ−５ｉ膜
３ａ上に、第２段階の上層のａ−５ｉ膜３ｂを、膜厚１
．５μｍ程度堆積させる（第２図（ｄ））。
５ｉＦＩ４ガスの供給を停止し、数分間にわたってＡｒ
ガスにて５ｉ）Ｉ４ガスのパージを行った後、Ｎ２雰囲
気中にて６００℃程度の温度でのアニール処理により、
ａ−３ｉ膜３ａ、 ３ｂの固相成長を行って、ａ−５ｉ
膜３ａ、 ３ｂを卯結晶化させた単結晶シリコン膜４を
形成する（第２図（ｅ））。
ガスにて５ｉ）Ｉ４ガスのパージを行った後、Ｎ２雰囲
気中にて６００℃程度の温度でのアニール処理により、
ａ−３ｉ膜３ａ、 ３ｂの固相成長を行って、ａ−５ｉ
膜３ａ、 ３ｂを卯結晶化させた単結晶シリコン膜４を
形成する（第２図（ｅ））。
なお、上述した実施例では単結晶半導体基台として単結
晶シリコン基板を用いることとしたが、単結晶半導体基
台として表面に単結晶シリコンが形成された基板を用い
ることとしても良い。
晶シリコン基板を用いることとしたが、単結晶半導体基
台として表面に単結晶シリコンが形成された基板を用い
ることとしても良い。
従来、固相成長法においては、成長した単結晶シリコン
と絶縁膜であるＳｉ０ｇ膜との界面付近で発生する結晶
欠陥、多結晶核がＬ−５ＰＥ距離を縮小させたり成長し
た単結晶シリコン膜の結晶性を低下させたりすることが
問題となっている（Ｊ、＾ｐｐ１．Ｐｈｙｓ。
と絶縁膜であるＳｉ０ｇ膜との界面付近で発生する結晶
欠陥、多結晶核がＬ−５ＰＥ距離を縮小させたり成長し
た単結晶シリコン膜の結晶性を低下させたりすることが
問題となっている（Ｊ、＾ｐｐ１．Ｐｈｙｓ。
５４（５）、Ｍａｙ（１９８３）２８４７）、 （Ｊｐ
ｎｊ、Ａｐｐｌ、Ｐｈｙｓ、Ｖｏｌ、２５゜Ｎｏ、１０
（１９８６）Ｌ８１４）。ところで、ａ−３ｉ膜を堆積
する際にその堆積温度を低温とした場合、結晶欠陥多結
晶核の発生を抑えることは可能であるが、この場合には
、実用的な堆積速度が得られない、または不純物濃度が
高くなるという問題点がある（Ｊｐｎ。
ｎｊ、Ａｐｐｌ、Ｐｈｙｓ、Ｖｏｌ、２５゜Ｎｏ、１０
（１９８６）Ｌ８１４）。ところで、ａ−３ｉ膜を堆積
する際にその堆積温度を低温とした場合、結晶欠陥多結
晶核の発生を抑えることは可能であるが、この場合には
、実用的な堆積速度が得られない、または不純物濃度が
高くなるという問題点がある（Ｊｐｎ。
Ｊ、八ｐｐ１．Ｐｈｙｓ、Ｖｏ１．２１．Ｎｏ、１０（
１９８２）１４３１） 。
１９８２）１４３１） 。
このような事情により、本発明では、ａ−５ｉ膜の堆積
工程を２段階に分割し、夫々の堆積温度を異ならせてい
る。具体的には、その第１段階、つまり絶縁膜（ＳｉＯ
□膜２）との界面付近における下層のａ−３ｉ膜３ａの
堆積（膜厚０．ｉμｍ程度）は、４５０〜５００℃程度
の低温にて行って、結晶欠陥、多結晶核の発生を抑制し
、その第２段階、つまり第１段階にて堆積した下層のａ
−Ｓｉ膜３ａへの上層のａ−５ｉ膜３ｂの堆積（膜厚１
．５μｍ程度）は、通常のＣＶＤ法における堆積温度で
ある５５０℃（Ｊｐｎ、Ｊ、Ａｐｐｌ、Ｐｈｙｓ。
工程を２段階に分割し、夫々の堆積温度を異ならせてい
る。具体的には、その第１段階、つまり絶縁膜（ＳｉＯ
□膜２）との界面付近における下層のａ−３ｉ膜３ａの
堆積（膜厚０．ｉμｍ程度）は、４５０〜５００℃程度
の低温にて行って、結晶欠陥、多結晶核の発生を抑制し
、その第２段階、つまり第１段階にて堆積した下層のａ
−Ｓｉ膜３ａへの上層のａ−５ｉ膜３ｂの堆積（膜厚１
．５μｍ程度）は、通常のＣＶＤ法における堆積温度で
ある５５０℃（Ｊｐｎ、Ｊ、Ａｐｐｌ、Ｐｈｙｓ。
シｏ１．２１．Ｎｏ、１０（１９８２）１４３１）で行
う。このようにすることにより、従来からの問題点を解
決して、全体として実用的なａ−５ｉ膜の膜厚（Ａｐｐ
ｌ、Ｐｈｙｓ、Ｌｅｔｔ。
う。このようにすることにより、従来からの問題点を解
決して、全体として実用的なａ−５ｉ膜の膜厚（Ａｐｐ
ｌ、Ｐｈｙｓ、Ｌｅｔｔ。
５２（２１）、２３ Ｍａｙ（１９８８）１７８８）を
得、しかも結晶性が良好である大面積のＳＯＩ領域を得
ることができる。
得、しかも結晶性が良好である大面積のＳＯＩ領域を得
ることができる。
第３図は、アニール時間とＬ−３ＰＥ距離との関係を示
すグラフであり、横軸はアニール時間（時間）、縦軸は
Ｌ−５ＰＥ距離（μｍ）、グラフ中の数値は成長速度（
人／秒）を夫々示し、また−・−５−〇−は夫々本発明
例、従来例を表す。第３図に示すグラフから明らかなよ
うに、本発明の炸裂方法を用いることにより従来例の約
２倍にあたる１０μｍのＬ−５ＰＥ距離を得ることがで
きる。
すグラフであり、横軸はアニール時間（時間）、縦軸は
Ｌ−５ＰＥ距離（μｍ）、グラフ中の数値は成長速度（
人／秒）を夫々示し、また−・−５−〇−は夫々本発明
例、従来例を表す。第３図に示すグラフから明らかなよ
うに、本発明の炸裂方法を用いることにより従来例の約
２倍にあたる１０μｍのＬ−５ＰＥ距離を得ることがで
きる。
以上のように、本発明のＳＯＪ基板の作製方法では、ａ
−３ｉ膜の堆積を２段階に分けて行い、その第１段階の
堆積温度を第２段階の堆積温度より低くすることにより
、絶縁膜との界面付近における結晶欠陥、多結晶核の発
生を抑制することができ、より大面積のＳＯＴ基板を作
製することが可能である。
−３ｉ膜の堆積を２段階に分けて行い、その第１段階の
堆積温度を第２段階の堆積温度より低くすることにより
、絶縁膜との界面付近における結晶欠陥、多結晶核の発
生を抑制することができ、より大面積のＳＯＴ基板を作
製することが可能である。
第１図は本発明のＳｏ１基板の作製方法を実施するため
に使用するＣＶＤ装置の概略構成図、第２図は本発明の
５０１基板の作製方法の工程を示す断面図、第３図は本
発明例と従来例とにおけるアニル時間とＬ−ＳＰＥ距離
との関係を示すグラフである。 １・・・単結晶シリコン基板（単結晶半導体基台）１ａ
・・・シード部 ２・・・ＳｉＯ□膜（絶縁膜） ２
ａ・・・開孔部 ３ａ・・・下層のａ−５ｉ膜 ３ｂ・
・・上層のａ−５ｉ膜４・・・単結晶シリコン膜 特 許 出願人 三洋電機株式会社代理人 弁理士
河 野 登 夫第 図 第 図
に使用するＣＶＤ装置の概略構成図、第２図は本発明の
５０１基板の作製方法の工程を示す断面図、第３図は本
発明例と従来例とにおけるアニル時間とＬ−ＳＰＥ距離
との関係を示すグラフである。 １・・・単結晶シリコン基板（単結晶半導体基台）１ａ
・・・シード部 ２・・・ＳｉＯ□膜（絶縁膜） ２
ａ・・・開孔部 ３ａ・・・下層のａ−５ｉ膜 ３ｂ・
・・上層のａ−５ｉ膜４・・・単結晶シリコン膜 特 許 出願人 三洋電機株式会社代理人 弁理士
河 野 登 夫第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、単結晶半導体基台上に絶縁膜を形成し、前記単結晶
半導体基台を露出すべく前記絶縁膜に開孔部を選択的に
形成し、露出した単結晶半導体基台の表面を含んで前記
絶縁層上に非晶質シリコン膜を堆積し、該非晶質シリコ
ン膜のアニール処理により単結晶シリコン膜をエピタキ
シャル成長させてＳＯＩ基板を作製する方法において、 前記非晶質シリコン膜の堆積を２段階に分 けて行い、その第１段階の堆積温度を第２段階の堆積温
度より低くすることを特徴とするＳＯＩ基板の作製方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24588890A JP2961188B2 (ja) | 1990-09-14 | 1990-09-14 | Ｓｏｉ基板の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24588890A JP2961188B2 (ja) | 1990-09-14 | 1990-09-14 | Ｓｏｉ基板の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04124814A true JPH04124814A (ja) | 1992-04-24 |
| JP2961188B2 JP2961188B2 (ja) | 1999-10-12 |
Family
ID=17140305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24588890A Expired - Fee Related JP2961188B2 (ja) | 1990-09-14 | 1990-09-14 | Ｓｏｉ基板の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2961188B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010010513A (ja) * | 2008-06-30 | 2010-01-14 | Hitachi Kokusai Electric Inc | 基板処理方法及び基板処理装置 |
| US9540743B2 (en) | 2013-12-11 | 2017-01-10 | Tokyo Electron Limited | Amorphous silicon crystallizing method, crystallized silicon film forming method, semiconductor device manufacturing method and film forming apparatus |
-
1990
- 1990-09-14 JP JP24588890A patent/JP2961188B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010010513A (ja) * | 2008-06-30 | 2010-01-14 | Hitachi Kokusai Electric Inc | 基板処理方法及び基板処理装置 |
| TWI476833B (zh) * | 2008-06-30 | 2015-03-11 | Hitachi Int Electric Inc | 基板處理方法及基板處理裝置 |
| TWI483311B (zh) * | 2008-06-30 | 2015-05-01 | Hitachi Int Electric Inc | 基板處理方法及基板處理裝置 |
| US9540743B2 (en) | 2013-12-11 | 2017-01-10 | Tokyo Electron Limited | Amorphous silicon crystallizing method, crystallized silicon film forming method, semiconductor device manufacturing method and film forming apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2961188B2 (ja) | 1999-10-12 |
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