JP2775563B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2775563B2
JP2775563B2 JP5006059A JP605993A JP2775563B2 JP 2775563 B2 JP2775563 B2 JP 2775563B2 JP 5006059 A JP5006059 A JP 5006059A JP 605993 A JP605993 A JP 605993A JP 2775563 B2 JP2775563 B2 JP 2775563B2
Authority
JP
Japan
Prior art keywords
thin film
substrate
single crystal
crystal silicon
amorphous
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP5006059A
Other languages
English (en)
Other versions
JPH05326411A (ja
Inventor
清輝 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP5006059A priority Critical patent/JP2775563B2/ja
Publication of JPH05326411A publication Critical patent/JPH05326411A/ja
Priority to US08/274,932 priority patent/US5495823A/en
Application granted granted Critical
Publication of JP2775563B2 publication Critical patent/JP2775563B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H01L21/02661—In-situ cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、より特定的には、基板上に結晶化さ
れた薄膜が形成される半導体装置およびその製造方法に
関する。
【０００２】
【従来の技術】従来、シリコン基板などの半導体基板表
面にシリコンなどからなる薄膜をエピタキシャル成長さ
せた半導体装置が知られている。図３１はそのような従
来の半導体装置の製造方法を説明するための概略図であ
る。図３２〜３４は従来の半導体装置の製造プロセスを
説明するための断面図である。図３５は従来の薄膜の形
成のために用いる半導体製造装置を示した断面図であ
る。まず図３５を参照して、従来の半導体製造装置につ
いて説明する。従来の半導体製造装置は、円筒型の反応
室１１１および１１２と、単結晶シリコン基板１０１を
支持するためのサセプタ１１４と、サセプタ１１４が固
定的に取付けられた蓋１１９と、蓋１１９を上下に移動
するためのエレベータ１２３と、シランガス、窒素ガス
および水素ガスなどのガスを流量制御しながら配管１１
６を介して反応室１１１内に供給するためのガス供給ユ
ニット１１５と、排気配管１１８を介して反応室１１１
内のガスや空気を排気するための真空ポンプ１１７と、
反応室１１１を加熱するためのヒータ１２０と、配管１
１６と排気配管１１８とが貫通され、サセプタ１１４を
反応室１１１内に収納するための開口部を有するマニホ
ールド１２１と、マニホールド１２１およびエレベータ
１２３を固定的に設置するための枠部１２２とを備えて
いる。
【０００３】このような構成を有する半導体製造装置を
用いて従来では以下のようにして薄膜の形成が行なわれ
ていた。
【０００４】すなわち、図３１〜図３５を参照して、ま
ず室温の条件下で単結晶シリコン基板１０１をフッ酸溶
液（ＨＦ）で洗浄する。これにより、単結晶シリコン基
板の表面上に形成されたシリコン酸化膜（ＳｉＯ2 ）を
除去する。そして、単結晶シリコン基板１０１を水洗
し、窒素ガスを吹き付けて乾燥することによって清浄な
単結晶シリコン基板１０１を得る（図３２参照）。
【０００５】次に、半導体製造装置の蓋８を下に移動し
て単結晶シリコン基板１０１をサセプタ１１４上に乗せ
る。ここで、反応室１１１の温度は３５０℃に保たれて
いる。この状態で、エレベータ１１９を上昇させること
により、サセプタ１１４を反応室１１１の内部に導入し
蓋１１９によって反応室１１１を密閉する。そして、ポ
ンプ１１７によって排気配管１１８を介して反応室１１
１内の空気を排気する。
【０００６】次に、ガス供給ユニット１１５から窒素ガ
ス（Ｎ2 ）を反応室１１１内に供給する。これにより、
反応室１１１内部を窒素ガス（Ｎ2 ）によって置換した
後、反応室１１１内部を所定の圧力（たとえば１０Ｔｏ
ｒｒ）に保持する。
【０００７】ここで、反応室１１１内部に導入される前
の単結晶シリコン基板１０１は室温の状態であったの
で、反応室１１１内部に導入された単結晶シリコン基板
１０１が３５０℃になるまでの間、単結晶シリコン基板
１０１を窒素ガス（Ｎ2 ）雰囲気の反応室１１１内部に
保持する。
【０００８】単結晶シリコン基板１０１の温度が均一に
３５０℃になった後、さらに反応室１１１内の温度を６
２０℃に上昇させる。反応室１１１内部および単結晶シ
リコン基板１０１の温度が均一に６２０℃になるまでの
間、単結晶シリコン基板１０１は窒素ガス（Ｎ2 ）雰囲
気の反応室１１１内部に保持される。この単結晶シリコ
ン基板１０１が３５０℃から６２０℃に上昇するまでの
間に、反応室１１１内に残留する酸素（Ｏ2 ）と水蒸気
（Ｈ2 Ｏ）とによって単結晶シリコン基板１０１の表面
が酸化される。これにより、単結晶シリコン基板１０１
の表面にシリコン酸化膜（ＳｉＯx ）１０２が形成され
る（図３３参照）。この形成されるシリコン酸化膜の厚
みは１０〜１５Å程度である。
【０００９】単結晶シリコン基板１０１および反応室１
１１内の温度が均一に６２０℃になった後、ガス供給ユ
ニット１１５からシランガス（ＳｉＨ4 ）を反応室１１
１内に導入する。このシランガスによってシリコン酸化
膜１０２の表面上にシリコン薄膜１０３が成長する（図
３４参照）。この後、再び反応室１１１内部を窒素ガス
（Ｎ2 ）によって置換する。
【００１０】最後に、反応室１１１内部の圧力を窒素ガ
ス（Ｎ2 ）を用いて大気圧に戻した後、エレベータ１２
３によって蓋１１９を下降させる。この後、単結晶シリ
コン基板１０１をサセプタ１１４から取出す。
【００１１】
【発明が解決しようとする課題】前述のように、従来で
は、単結晶シリコン基板１０１の温度が３５０℃から６
２０℃になるまでの間、反応室１１１内に残留している
酸素（Ｏ2 ）と水蒸気（Ｈ2 Ｏ）とによって単結晶シリ
コン基板１０１の表面が酸化されていた。これにより、
単結晶シリコン基板１０１の表面上に１０〜１５Å程度
の厚みを有するシリコン酸化膜（ＳｉＯx ）１０２が形
成されていた。
【００１２】しかしながら、このようなシリコン酸化膜
１０２上にシランガスを用いてシリコン薄膜１０３を成
長させると、シリコン薄膜１０３は多結晶のシリコン薄
膜１０３となってしまうという不都合が生じていた。こ
の結果、単結晶薄膜が得られないという問題点があっ
た。なお、上記したシリコン酸化膜１０２を除去するた
めに、１１００℃程度の高温で水素（Ｈ2 ）を用いて置
換する方法が提案されている。しかし、この方法では、
非常に高温であるため、トランジスタを構成する拡散層
が拡がるなど素子に悪影響を与えるという問題点があっ
た。図３６は、上記した１１００℃程度の高温で水素を
用いてシリコン酸化膜１０２を置換する方法における問
題点を説明するための３次元デバイスの断面構造図であ
る。図３６を参照して、この３次元デバイスでは、単結
晶半導体基板２０１上にコンタクトホールを有する絶縁
層２０６が形成されている。そして、コンタクトホール
内で単結晶半導体基板２０１に電気的に接続されるとと
もに絶縁層２０６上に沿って延びるように単結晶シリコ
ン層２０４が形成されている。また、単結晶半導体基板
２０１の主表面上の所定領域には第１のＭＯＳトランジ
スタ２０２が形成されており、単結晶シリコン層２０４
の主表面上の所定領域には第２のＭＯＳトランジスタ２
０５が形成されている。このような構造を有する３次元
デバイスにおいて、単結晶シリコン層２０４を形成する
ためには、単結晶シリコン層２０４が接触する単結晶半
導体基板２０１の主表面上のシリコン酸化膜（図示せ
ず）を除去する必要がある。このような場合に、上記し
た１１００℃の高温を必要とする水素置換法を用いてシ
リコン酸化膜を除去することも可能である。しかし、１
１００℃程度の高温を必要とする水素置換法を用いる
と、その高温によって単結晶半導体基板２０１の主表面
に形成された第１のＭＯＳトランジスタ２０２を構成す
るソース／ドレイン領域２０３が広がってしまうという
不都合が生じる。この結果、第１のＭＯＳトランジスタ
２０２のトランジスタ特性が変動してしまうという問題
点があった。
【００１３】また、別な問題として、図３３に示したよ
うに、シリコン酸化膜１０２の厚みが１０〜１５Åと厚
いため、単結晶シリコン基板１０１と多結晶のシリコン
薄膜１０３との接触抵抗が高くなってしまうという不都
合もあった。
【００１４】このように、従来では、高温（１１００
℃）の熱処理を加えることなくすなわち８００℃以下の
温度で単結晶薄膜を形成することは困難であった。ま
た、多結晶のシリコン薄膜１０３と単結晶シリコン基板
１０１との間の接触抵抗を低減することは困難であっ
た。
【００１５】請求項１および２に記載の発明の１つの目
的は、半導体装置において、素子に悪影響を及ぼすこと
なく単結晶薄膜を形成し得る半導体装置を得ることであ
る。
【００１６】請求項１および２に記載の発明のもう１つ
の目的は、半導体装置において、半導体基板とその上に
形成される薄膜との接触抵抗を低減させることである。
【００１７】請求項３に記載の発明の１つの目的は、半
導体装置の製造方法において、８００℃以下の温度にお
いて半導体基板上に単結晶薄膜を形成することである。
【００１８】請求項３に記載の発明のもう１つの目的
は、半導体基板とその上に形成される薄膜との間に形成
される酸化膜の厚みを低減することである。
【００１９】請求項３に記載の発明のさらにもう１つの
目的は、半導体装置の製造方法において、半導体基板と
その上に形成される薄膜との間の接触抵抗を低減するこ
とである。
【００２０】
【課題を解決するための手段】請求項１における半導体
装置は、主表面を有する単結晶半導体基板と、その単結
晶半導体基板の主表面の少なくとも一部を覆い、かつ、
単結晶半導体基板をアモルファス薄膜の原料ガスを含む
雰囲気中に保持して単結晶半導体基板上にアモルファス
薄膜を成長させるとともに雰囲気温度を所定の第１の温
度から所定の第２の温度に上昇させてその雰囲気温度の
上昇過程においてアモルファス薄膜を単結晶半導体基板
を種結晶として単結晶化させることにより固相エピタキ
シャル薄膜を形成しさらに雰囲気温度を第２の温度に保
持して固相エピタキシャル薄膜上に気相エピタキシャル
薄膜を成長させることによって形成された結晶化薄膜と
を備えている。
【００２１】請求項２における半導体装置の製造方法
は、チャンバ内に単結晶半導体基板を配置する工程と、
チャンバ内にアモルファス薄膜の原料ガスを導入するこ
とにより単結晶半導体基板上にアモルファス薄膜を形成
する工程と、アモルファス薄膜の形成と並行してチャン
バ内の雰囲気温度を上昇させてその雰囲気温度の上昇過
程においてアモルファス薄膜を結晶化させることにより
結晶化薄膜を形成する工程と、その結晶化薄膜の形成後
連続してチャンバ内の雰囲気温度を所定の温度に保持し
て結晶化薄膜上に気相エピタキシャル薄膜を形成する工
程とを備えている。
【００２２】請求項３における半導体装置の製造方法
は、基板上に結晶化された薄膜が形成される半導体装置
の製造方法であって、基板を薄膜の原料ガスを含む雰囲
気中に保持して室温以上で５４０℃程度以下の範囲内で
基板上にアモルファス薄膜を形成する工程と、アモルフ
ァス薄膜の形成と並行してアモルファス薄膜を結晶化す
ることにより結晶化薄膜を形成する工程とを備えてい
る。
【００２３】請求項４における半導体装置の製造方法
は、基板上に結晶化された薄膜が形成される半導体装置
の製造方法であって、基板を薄膜の原料ガスを含む雰囲
気中に保持して基板上にアモルファス薄膜を形成する工
程と、アモルファス薄膜の形成と並行してアモルファス
薄膜を結晶化することにより第１の結晶化薄膜を形成す
る工程と、第１の結晶化薄膜を形成した後連続して第１
の結晶化薄膜上に第２の結晶化薄膜を形成する工程とを
備えている。
【００２４】
【作用】請求項１に係る半導体装置では、単結晶半導体
基板の主表面の少なくとも一部を覆う結晶化薄膜が、単
結晶半導体基板をアモルファス薄膜の原料ガスを含む雰
囲気中に保持して単結晶半導体基板上にアモルファス薄
膜を成長させるとともに雰囲気温度を上昇させてその雰
囲気温度の上昇過程においてアモルファス薄膜を単結晶
半導体基板を種結晶として単結晶化させることにより固
相エピタキシャル薄膜を形成しさらに雰囲気温度を第２
の温度に保持して固相エピタキシャル薄膜上に気相エピ
タキシャル薄膜を成長させることによって形成されるの
で、従来のように１１００℃の温度を必要とする水素置
換法を用いることなく単結晶半導体基板上に直接単結晶
化薄膜を形成することができる。これにより、たとえば
３次元デバイスにおいて上層の単結晶シリコン層を形成
する際に下層である単結晶半導体基板上に形成されたト
ランジスタの拡散領域が従来のように広がることがな
い。
【００２５】請求項２に係る半導体装置の製造方法で
は、チャンバ内にアモルファス薄膜の原料ガスを導入す
ることにより単結晶半導体基板上にアモルファス薄膜が
形成されるので、チャンバ内に残留する酸素（Ｏ2 ）や
水蒸気（Ｈ2 Ｏ）によって単結晶半導体基板の表面が酸
化される前に優先的に単結晶半導体基板上にアモルファ
ス薄膜が形成されるので単結晶半導体基板が酸化される
のが有効に防止される。また、アモルファス薄膜の形成
と並行してチャンバ内の雰囲気温度を上昇させて雰囲気
温度の上昇過程においてアモルファス薄膜が結晶化さ
れ、その後雰囲気温度が所定の温度に保持されるので、
アモルファス薄膜の結晶化後の結晶化薄膜上にその結晶
化薄膜を種結晶としてさらに結晶化薄膜が気相成長され
る。さらに、上記製造プロセスが同一チャンバ内で行な
われるので、製造プロセスの簡略化が図られる。
【００２６】請求項３に係る半導体装置の製造方法で
は、基板が薄膜の原料ガスを含む雰囲気中に保持されて
室温以上で５４０℃程度以下の範囲内で基板上に優先的
にアモルファス薄膜が形成されるので、基板表面が反応
室内に残留する酸素や水蒸気によって酸化されることが
なく基板上に直接アモルファス薄膜が形成される。
【００２７】請求項４に係る発明では、基板が薄膜の原
料ガスを含む雰囲気中に保持されて基板上にアモルファ
ス薄膜が形成され、そのアモルファス薄膜の形成と並行
してアモルファス薄膜を結晶化することにより第１の結
晶化薄膜が形成され、その第１の結晶化薄膜が形成され
た後連続して第１の結晶化薄膜の上に第２の結晶化薄膜
が形成されるので、残留する酸素や水蒸気によって基板
が酸化される前に基板上にアモルファス薄膜が形成され
るので、基板が酸化されるのが有効に防止される。これ
により、たとえば基板として単結晶半導体基板を用いる
場合には、その単結晶半導体基板上に直接アモルファス
薄膜が形成され、そのアモルファス薄膜を単結晶半導体
基板を種として単結晶化させることにより単結晶半導体
基板上に容易に単結晶薄膜を形成することができる。ま
た、基板として絶縁基板を用いる場合には、その絶縁基
板上にアモルファス薄膜を形成する際に残留する酸素や
水蒸気によって絶縁基板の表面上にさらに酸化膜が形成
されることがなく絶縁基板上に直接アモルファス薄膜が
形成される。これにより、そのアモルファス薄膜が多結
晶化されて多結晶薄膜が形成された場合に、多結晶薄膜
と、絶縁基板を介して多結晶薄膜に接触する導電層との
接触抵抗が従来に比べて低減される。
【００２８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
【００２９】図１は本発明の半導体装置の製造方法の第
１実施例を説明するための概略図である。図２〜図６
は、図１に示した半導体装置の製造方法の製造プロセス
を説明するための断面図である。図１〜図６および図３
５を参照して、本発明の半導体装置の製造方法の一実施
例について説明する。
【００３０】まず、図１に示すように、本実施例では、
従来と同様に室温で単結晶シリコン基板１の表面をフッ
酸溶液（ＨＦ）で洗浄する。これにより、単結晶シリコ
ン基板１の表面上に形成された自然酸化膜（ＳｉＯ2 ）
５を除去する。その後、単結晶半導体基板１を水洗し、
たとえば窒素ガスを吹き付けることによって乾燥する。
これにより、清浄な単結晶シリコン基板１が得られる
（図２参照）。
【００３１】次に、図３５に示したように、単結晶シリ
コン基板１を従来の半導体製造装置のサセプタ１１４上
に載置する。ここで、反応室１１１の内部はこの状態で
３５０℃に保たれている。この状態から、蓋１１９をエ
レベータ１２３によって上方に移動させることにより単
結晶シリコン基板１を反応室１１１内に導入する。そし
て、蓋１１９によって反応室１１１を密閉する。この
後、真空ポンプ１１７を用いて排気配管１１８を介して
反応室１１１の内部の空気を排気する。
【００３２】次に、ガス供給ユニット１１５からシラン
ガス（ＳｉＨ4 ）と窒素ガス（Ｎ2）とを配管１１６を
介して反応室１１１内に供給する。これにより、反応室
１１１内部をシランガス（ＳｉＨ4 ）と窒素ガス
（Ｎ2 ）とで置換する。このように、本実施例では、反
応室内が３５０℃に保たれている状態で、窒素ガスのみ
ならず形成される薄膜の原料ガスであるシランガス（Ｓ
ｉＨ4 ）をも供給する。３５０℃の温度条件下で反応室
１１１をシランガスと窒素ガスとで置換した後、反応室
１１１の内部の圧力を０．２〜０．３Ｔｏｒｒに保持す
る。この状態でのＳｉＨ4 ／Ｎ2 の流量は好ましくは２
０〜２００／３００ｓｃｃｍ、より好ましくは２００／
３００ｓｃｃｍである。また、ＳｉＨ4 分圧は好ましく
は０．０１２５〜０．１２Ｔｏｒｒ、より好ましくは
０．０１２５Ｔｏｒｒ程度である。この状態で、単結晶
シリコン基板１の温度が均一に３５０℃に上昇するのを
待つ。
【００３３】この後、反応室１１１の内部の温度を薄膜
を形成するための所定の温度たとえば６２０℃に昇温す
る。単結晶半導体基板１が３５０℃から６２０℃に上昇
する過程において、図１および図３に示すようにシラン
ガス（ＳｉＨ4 ）によって単結晶シリコン基板１上にア
モルファスシリコン薄膜２ａが形成される。すなわち、
反応室１１１内に残留している酸素（Ｏ2 ）や水蒸気
（Ｈ2 Ｏ）によって単結晶シリコン基板１の表面にシリ
コン酸化膜が形成される前に、導入したシランガスによ
って単結晶シリコン基板１上に優先的にアモルファスシ
リコン薄膜２ａが堆積される。このアモルファスシリコ
ン薄膜２ａは５４０℃程度より低い温度条件下で形成さ
れる。このアモルファスシリコン薄膜２ａの形成と並行
して単結晶シリコン基板１の表面上に形成されたアモル
ファスシリコン薄膜２ａが単結晶シリコン基板１を種と
して徐々に単結晶化する。
【００３４】すなわち、アモルファスシリコン薄膜２ａ
がさらに堆積されるとともに、単結晶シリコン基板１を
種としてアモルファスシリコン薄膜２ａが固相エピタキ
シャル成長によって徐々に単結晶化する。これにより、
単結晶シリコン基板１の表面上に徐々に単結晶シリコン
薄膜２が成長する。温度の上昇に伴って、アモルファス
シリコン薄膜２ａの成長速度よりも単結晶シリコン薄膜
２の成長速度の方が早くなる。図７は、雰囲気温度と、
アモルファスシリコン薄膜２ａおよび単結晶シリコン薄
膜２の成長速度との関係を示した相関図である。図７を
参照して、５００℃以下の温度範囲ではアモルファスシ
リコン薄膜２ａの成長速度の方が単結晶シリコン薄膜２
の成長速度よりも大きいことがわかる。そして、５００
℃以上になると単結晶シリコン薄膜２の成長速度の方が
アモルファスシリコン薄膜２ａの成長速度よりも速くな
ることがわかる。したがって、５００℃以上では温度の
上昇に伴って単結晶シリコン基板１を種結晶とした単結
晶シリコン薄膜２の成長がアモルファスシリコン薄膜２
ａの成長よりも速く進行する。この結果、温度の上昇に
伴って単結晶シリコン薄膜２の成長面がアモルファスシ
リコン薄膜２ａの成長面に追いつく。そして、単結晶シ
リコン基板１の温度が６００℃程度になると、図４に示
すように、アモルファスシリコン薄膜２ａがすべて単結
晶化される。これにより、単結晶シリコン基板１の上に
は単結晶シリコン薄膜２のみが形成された状態となる。
【００３５】そして、さらに単結晶シリコン基板１の温
度が上昇し、６００℃〜６２０℃程度の温度条件下にな
ると、図５に示すように、単結晶シリコン薄膜２の表面
上に単結晶シリコン薄膜３が気相エピタキシャル成長し
始める。
【００３６】次に、単結晶シリコン基板１が均一に６２
０℃程度に昇温された後、ガス供給ユニット１１５（図
３５参照）からシランガス（ＳｉＨ4 ）のみを反応室１
１１（図３５参照）内に供給する。このシランガスによ
って図６に示すように、単結晶シリコン薄膜３上に単結
晶シリコン薄膜４が気相エピタキシャル成長する。
【００３７】このようにして、単結晶シリコン基板１上
に、単結晶シリコン薄膜２、３および４からなる単結晶
シリコン薄膜が形成される。
【００３８】最後に、図３５に示すように反応室１１１
の内部に窒素ガス（Ｎ2 ）を導入することによって反応
室１１１を大気圧に戻した後、エレベータ１２３によっ
て蓋１１９を下降させる。この後単結晶シリコン基板１
を取出す。
【００３９】上記のように、この第１実施例の製造方法
では、単結晶シリコン基板１が３５０℃以上となる条件
下で反応室１１１の内部をシランガス（ＳｉＨ4 ）と窒
素ガス（Ｎ2 ）との混合雰囲気に保つ。これにより、３
５０℃以上で５４０℃程度以下の範囲内で単結晶シリコ
ン基板１の表面上にアモルファスシリコン薄膜２ａを堆
積させる。次に６００℃程度以下の範囲内でアモルファ
スシリコン薄膜２ａをさらに堆積させるとともにアモル
ファスシリコン薄膜２ａを単結晶シリコン基板１を種と
して単結晶化させる。これにより、単結晶シリコン基板
１の表面上に単結晶シリコン薄膜２を徐々に固相エピタ
キシャル成長させる。温度の上昇に伴って、単結晶シリ
コン薄膜２の成長速度がアモルファスシリコン薄膜２ａ
の成長速度よりも早くなる。そして、６００℃程度にな
ると、アモルファスシリコン薄膜２ａがすべて単結晶化
され、単結晶シリコン基板１の上には単結晶シリコン薄
膜２のみが形成された状態となる。この後連続して単結
晶シリコン薄膜２の表面上に単結晶シリコン薄膜３を気
相エピタキシャル成長させる。最後に、シリコン基板１
が均一に６２０℃になった後シランガスのみを導入す
る。これによって単結晶シリコン薄膜３上にさらに単結
晶シリコン薄膜４を気相エピタキシャル成長させる。
【００４０】このように、本実施例では、８００℃以下
の温度で単結晶シリコン基板１上に単結晶シリコン薄膜
（２、３、４）を容易にエピタキシャル成長させること
ができる。これにより、単結晶シリコン基板１と単結晶
シリコン薄膜２との接触抵抗も従来に比べて低減され
る。また、本実施例では、一連の製造プロセスを同一チ
ャンバ内で行なうため、製造プロセスを簡略化すること
ができる。なお、アモルファスシリコン薄膜２ａは、室
温以上で５４０℃以下の範囲内であれば、どの温度条件
下で作成してもよい。また、本実施例では、３５０℃か
ら６２０℃への昇温を連続的に行なったが、本発明はこ
れに限らず、断続的に昇温してもよい。
【００４１】図８は、図１に示した第１実施例の製造方
法を三次元デバイスに適用した場合の構造を示す断面図
である。図８を参照して、この三次元デバイスは、単結
晶シリコン基板１１と、単結晶シリコン基板１１の表面
上の所定領域に形成された素子分離のためのフィールド
酸化膜１２と、フィールド酸化膜１２によって囲まれた
領域にチャネル領域１５を挟むように所定の間隔を隔て
て形成されたｎ型の１対のソース／ドレイン領域１３お
よび１４と、チャネル領域１５上にゲート酸化膜１６を
介して形成されたゲート電極１７と、ゲート電極１７を
覆うように形成された酸化膜１８とを備えている。さら
に、三次元デバイスは、全面を覆うように形成され、単
結晶シリコン基板１１上の所定領域に開口部１９ａを有
する層間絶縁膜１９と、開口部１９ａ内で単結晶シリコ
ン基板１１上に接触するとともに上方に向かって単結晶
シリコン基板１１の主表面に沿った方向の長さが狭くな
る単結晶シリコン薄膜２０と、単結晶シリコン薄膜２０
と開口部１９ａの側壁部分との間に介在された多結晶シ
リコン薄膜２１と、単結晶シリコン薄膜２０に接触する
とともに多結晶シリコン薄膜２１および層間絶縁膜１９
上に沿って延びるように形成された単結晶シリコン薄膜
２２ａと、単結晶シリコン薄膜２２ａに接続するように
形成されたアモルファスシリコン薄膜２２と、単結晶シ
リコン薄膜２２ａの所定領域に形成された素子分離のた
めのフィールド酸化膜２３と、フィールド酸化膜２３に
よって囲まれた領域にチャネル領域２６を挟むように形
成されたｐ型の１対のソース／ドレイン領域２４および
２５と、チャネル領域２６上にゲート酸化膜２７を介し
て形成されたゲート電極２８と、ゲート電極２８を覆う
ように形成された酸化膜２９とを備えている。
【００４２】１対のｎ型のソース／ドレイン領域１３お
よび１４と、ゲート電極１６とによって下層のｎチャネ
ルＭＯＳトランジスタが構成されている。１対のＰ型の
ソース／ドレイン領域２４および２５と、ゲート電極２
８とによって上層のｐチャネルＭＯＳトランジスタが構
成されている。
【００４３】ここで、この三次元デバイスでは、後述す
るように単結晶シリコン薄膜２０の形成のために、前述
した第１実施例の製造方法を使用する。
【００４４】図９〜図１４は、図８に示した三次元デバ
イスの製造プロセスを説明するための断面図である。図
８および図９〜図１４を参照して、次に第１実施例の製
造方法を適用した三次元デバイスの製造プロセスについ
て説明する。
【００４５】まず、図９に示すように、単結晶シリコン
基板１１の主表面上の所定領域に素子分離のためのフィ
ールド酸化膜１２を形成する。フィールド酸化膜１２に
よって囲まれた領域の単結晶シリコン基板１１上にゲー
ト酸化膜１６を介してゲート電極１７を形成する。１対
のｎ型のソース／ドレイン領域１３および１４を形成す
る。。ゲート電極１７を覆うように酸化膜１８を形成す
る。
【００４６】次に、図１０に示すように、全面にＳｉＯ
2 膜からなる層間絶縁膜１９を形成した後、写真製版技
術とエッチング技術とを用いて所定領域にコンタクトホ
ール１９ａを形成する。これにより、単結晶シリコン基
板１１の表面上の所定領域が露出される。
【００４７】次に、図１１に示すように、図１〜図６で
説明した第１実施例の製造方法を用いて、露出された単
結晶シリコン基板１１に接触するとともに上方に向かっ
て単結晶シリコン基板１１の主表面に沿った方向の長さ
が狭くなっている単結晶シリコン薄膜２０を形成する。
これと同時に、層間絶縁膜１９の表面上には、多結晶シ
リコン薄膜２１ａが形成される。なお、単結晶シリコン
薄膜２０の形成温度は６２０℃程度である。
【００４８】次に、図１２に示すように、全面をエッチ
バックすることによって、所定形状の単結晶シリコン薄
膜２０と多結晶シリコン薄膜２１とを形成する。
【００４９】次に、図１３に示すように、単結晶シリコ
ン薄膜２０、多結晶シリコン薄膜２１および層間絶縁膜
１９上にアモルファスシリコン薄膜２２を堆積する。
【００５０】次に、図１４に示すように、アモルファス
シリコン薄膜２２（図１３参照）の所定領域にレーザ光
を照射することによって、単結晶シリコン薄膜２２ａを
形成する。
【００５１】最後に、図８に示したように、単結晶シリ
コン薄膜２２ａの所定領域に素子分離のためのフィール
ド酸化膜２３を形成する。そして、フィールド酸化膜２
３によって囲まれた領域の単結晶シリコン薄膜２２ａ上
に、ゲート酸化膜２７を介してゲート電極２８を形成す
る。ゲート電極２８およびゲート酸化膜２７をマスクと
してイオン注入することにより、１対のｐ型のソース／
ドレイン領域２４および２５を形成する。ゲート電極２
８を覆うように酸化膜２９を形成する。
【００５２】このようにして、第１層目にｎチャネルの
ＭＯＳトランジスタ、第２層目にｐチャネルのＭＯＳト
ランジスタが形成された三次元デバイスが完成される。
なお、この三次元デバイスでは、約６２０℃程度の温度
条件下で単結晶シリコン基板１１上に直接単結晶シリコ
ン薄膜２０を形成することができるため、従来の単結晶
シリコン基板１１上の酸化膜除去のための高温（１１０
０℃）の熱処理も行なう必要がない。この結果、第１層
目のＭＯＳトランジスタを構成するソース／ドレイン領
域１３および１４が高温の熱処理によって拡散すること
が有効に防止される。これにより、第１層目に微細な素
子を形成することが可能となり、結果としてデバイスの
高速化が可能となる。
【００５３】図１５は、本発明の半導体装置の製造方法
の第２実施例を説明するための概略図である。図１６〜
図２０は、図１５に示した第２実施例の製造方法の製造
プロセスを説明するための断面図である。図１５および
図１６〜図２０ならびに図３５を参照して、次に、半導
体装置の製造方法の第２の実施例について説明する。
【００５４】まず、図１５に示すように、この第２実施
例の製造方法では、その表面にイオン注入法によって２
×１０2 0 ｃｍ- 3 の砒素（Ａｓ）がドープされて形成
された不純物領域３２を有する単結晶シリコン基板３１
を用いる。このような不純物領域３２を有する単結晶シ
リコン基板を室温の温度条件下でフッ酸溶液（ＨＦ）に
よって洗浄する。これにより、単結晶シリコン基板３１
の表面上に形成された自然酸化膜（ＳｉＯ2 ）３７を除
去する。その後、単結晶シリコン基板３１を水洗し、窒
素ガス（Ｎ2 ）を吹き付けて乾燥する。ここで、不純物
領域３２を有する単結晶シリコン基板３１は、水洗中に
おいても酸化されやすく、図１６に示すように、単結晶
シリコン基板３１の表面上には２Å程度の薄い自然酸化
膜（ＳｉＯ2 ）３３が形成される。
【００５５】このような状態の単結晶シリコン基板３１
を図３５に示した半導体製造装置のサセプタ１１４上に
載置する。半導体製造装置の反応室１１１の温度はこの
とき、３５０℃程度に保持されている。このような状態
から、エレベータ１２３を用いて蓋１１９を上昇させる
ことにより、サセプタ１１４を反応室１１１内に導入す
る。そして、蓋１１９によって反応室１１１を密閉す
る。この後、真空ポンプ１１７を用いて排気配管１１８
を介して反応室１１１内の空気を排気する。
【００５６】次に、ガス供給ユニット１１５から配管１
１６を介して反応室１１１内にシランガス（ＳｉＨ4 ）
と窒素ガス（Ｎ2 ）とを供給する。これにより、反応室
１１１内部をシランガスと窒素ガスとによって置換す
る。この後、反応室１１１の内部の圧力をたとえば０．
２〜０．３Ｔｏｒｒに保持する。単結晶シリコン基板３
１が均一に３５０℃になるまで待つ。
【００５７】この後、反応室１１１の内部を薄膜形成の
ための温度である６２０℃程度に連続的に昇温する。な
お、この昇温は断続的に行なってもよい。この３５０℃
から６２０℃までの昇温の過程において、まず図１５お
よび図１７に示すように、３５０℃から５４０℃程度ま
での範囲内で、自然酸化膜３３上にアモルファスシリコ
ン薄膜３４ａが形成される。すなわち、反応室１１１内
に残留する酸素（Ｏ2）や水蒸気（Ｈ2 Ｏ）によって自
然酸化膜（ＳｉＯ2 ）３３がさらに酸化される前に、反
応室１１１に導入されたシランによって自然酸化膜３３
上に直接アモルファスシリコン薄膜３４ａが堆積され
る。なお、この状態でのＳｉＨ4 ／Ｎ2 の流量は好まし
くは２０〜２００／３００ｓｃｃｍ、より好ましくは２
００／３００ｓｃｃｍであり、反応室内の圧力は０．２
〜０．３Ｔｏｒｒ程度である。また、ＳｉＨ4 分圧は好
ましくは０．０１２５〜０．１２Ｔｏｒｒ、より好まし
くは０．０１２５Ｔｏｒｒ程度である。また、アモルフ
ァスシリコン薄膜３４ａは、室温以上であれば、３５０
℃以下で形成してもよい。
【００５８】このアモルファスシリコン薄膜３４ａの形
成と並行してアモルファスシリコン薄膜３４ａが自然酸
化膜３３の表面上から徐々に多結晶化する。すなわち、
アモルファスシリコン薄膜３４ａがさらに成長するとと
もに自然酸化膜３３の表面上のアモルファスシリコン薄
膜３４ａが徐々に結晶化することにより多結晶シリコン
薄膜３４が成長する。温度の上昇に伴ってアモルファス
シリコン薄膜３４ａの成長速度よりも多結晶シリコン薄
膜３４の成長速度の方が早くなる。そして、図１５およ
び図１８に示すように、６００℃程度になると、アモル
ファスシリコン薄膜３４ａはすべて多結晶シリコン薄膜
３４となる。この後連続して、図１５および図１９に示
すように、多結晶シリコン薄膜３４上にさらに多結晶シ
リコン薄膜３５が成長する。
【００５９】単結晶シリコン基板３１が均一に６２０℃
になった後、シランガス（ＳｉＨ4）のみを反応室１１
１（図３５参照）内に導入する。この導入されたシラン
ガスによって、図１５および図２０に示すように、多結
晶シリコン薄膜３５の表面上にさらに連続して多結晶シ
リコン薄膜３６が成長する。このようにして、単結晶シ
リコン基板３１上に２Å程度の薄い厚みを有する自然酸
化膜３３を介して多結晶シリコン薄膜（３４、３５、３
６）を形成することができる。
【００６０】上記のように、単結晶シリコン基板３１が
その表面に不純物領域３２を有する場合には、自然酸化
膜３３を完全に除去することは困難である。このような
場合に、この第２の実施例では、薄い自然酸化膜３３が
反応室内に残留する酸素（Ｏ 2 ）や水蒸気（Ｈ2 Ｏ）に
よって酸化され、その厚みを増加するのを有効に防止し
ている。すなわち、３５０℃の温度条件下ですでに薄膜
の原料ガスであるシランガス（ＳｉＨ4 ）を導入してい
る。これにより、酸素や水蒸気によって薄い自然酸化膜
３３の表面がさらに酸化されるのを有効に防止でき、薄
い自然酸化膜（ＳｉＯ2 ）上に直接アモルファスシリコ
ン膜３４ａを形成することができる。この結果、最終的
に形成される多結晶シリコン薄膜３４と不純物領域３２
との間には、２Å程度の厚みの薄い自然酸化膜（ＳｉＯ
2 ）が形成されているだけであるので、多結晶シリコン
薄膜３４と不純物領域３２との接触抵抗を従来に比べて
低減することができる。
【００６１】図２１は、図１５に示した半導体装置の製
造方法の第２実施例をＤＲＡＭに適用した場合の断面構
造図である。図２１を参照して、この第２実施例の製造
方法を適用したＤＲＡＭは、単結晶シリコン基板４１
と、単結晶シリコン基板４１の表面上の所定領域に形成
された素子分離のためのフィールド酸化膜４２と、フィ
ールド酸化膜４２によって囲まれた領域にチャネル領域
４５を挟むように所定の間隔を隔てて形成された１対の
ｎ型のソース／ドレイン領域４３および４４と、チャネ
ル領域４５上にゲート酸化膜４６を介して形成されたゲ
ート電極４７と、ゲート電極４７を覆うように形成され
た酸化膜４８と、ソース／ドレイン領域４４上に薄い自
然酸化膜４９を介して形成された多結晶シリコンからな
るストレージノード５０と、ストレージノード５０を覆
うように形成されたシリコン窒化膜と酸化膜とからなる
キャパシタ誘電体膜５１と、キャパシタ誘電体膜５１を
覆うように形成された多結晶シリコンからなるセルプレ
ート５２と、セルプレート５２を覆うように形成され、
ソース／ドレイン領域４３上にコンタクトホール５３ａ
を有する層間絶縁膜５３と、コンタクトホール５３ａ内
でソース／ドレイン領域４３の表面上に形成された薄い
自然酸化膜（ＳｉＯ2 膜）５４と、薄い自然酸化膜５４
上および層間絶縁膜５３の表面上に沿って延びるように
形成された多結晶シリコンからなるビット線５５とを備
えている。１対のソース／ドレイン領域４３および４４
と、ゲート電極４７とによってメモリセルのトランスフ
ァゲートトランジスタが構成されている。ストレージノ
ード５０とキャパシタ誘電体膜５１とセルプレート５２
とによってデータ信号に対応した電荷を蓄積するための
キャパシタが構成されている。
【００６２】この第２実施例の半導体装置の製造方法を
適用したＤＲＡＭでは、後述するようにビット線５５と
ストレージノード５０との形成において第２実施例の製
造方法を適用する。
【００６３】図２２〜図２５は、図２１に示したＤＲＡ
Ｍの製造プロセスを説明するための断面図である。
【００６４】図２１〜図２５を参照して、次にこのＤＲ
ＡＭの製造プロセスについて説明する。
【００６５】まず、図２２に示すように、単結晶シリコ
ン基板４１の主表面上の所定領域に素子分離のためのフ
ィールド酸化膜４２を形成する。フィールド酸化膜４２
によって囲まれた領域の単結晶シリコン基板４１上にゲ
ート酸化膜４６を介してゲート電極４７を形成する。ゲ
ート電極４７およびゲート酸化膜４６をマスクとしてイ
オン注入することにより、１対のｎ型のソース／ドレイ
ン領域４３および４４を形成する。ゲート電極４７を覆
うように絶縁のための酸化膜４８を形成する。ここで、
図１５および図１６で説明したように、不純物領域であ
る４３および４４上に形成される自然酸化膜（図示せ
ず）をフッ酸溶液（ＨＦ）で洗浄することにより除去す
る。しかし、ソース／ドレイン領域４３および４４の表
面上には、フッ酸溶液による洗浄工程の後の水洗いの際
に、薄い自然酸化膜５４および４９がそれぞれ形成され
る。
【００６６】図２３に示すように、ソース／ドレイン領
域４４上の薄い自然酸化膜４９の表面上に、図１５ない
し図２０で説明した第２実施例の製造方法を用いて多結
晶シリコンからなるストレージノード５０を成長させ
る。
【００６７】次に、図２４に示すように、全面に層間絶
縁膜５３を形成した後、ソース／ドレイン領域４３上に
写真製版技術とエッチング技術とを用いてコンタクトホ
ール５３ａを形成する。そして、露出されたソース／ド
レイン領域４３上に形成された自然酸化膜（図示せず）
を除去するためにフッ酸溶液（ＨＦ）で洗浄する。しか
し、このフッ酸溶液による洗浄を行なった後の水洗いの
際に、ソース／ドレイン領域４３の表面に薄い自然酸化
膜５４が形成される。
【００６８】この状態で、図１５に示した製造方法を用
いて、図２５に示すように、薄い自然酸化膜５４の表面
上および層間絶縁膜５３上に多結晶シリコン薄膜（ビッ
ト線）５５成長させる。そして、多結晶シリコン薄膜
（ビット線）５５にイオン注入法を用いて砒素（Ａｓ）
をイオン注入する。
【００６９】ここで、このＤＲＡＭでは、ソース／ドレ
イン領域４４とストレージノード５０との間、およびビ
ット線５５とソース／ドレイン領域４３との間に、それ
ぞれ５Å程度の薄い自然酸化膜４９および５４が介在さ
れているだけである。したがって、ストレージノード５
０とソース／ドレイン領域４４との接触抵抗および、ビ
ット線５５とソース／ドレイン領域４３との接触抵抗を
従来に比べて低減することができる。
【００７０】図２６は、本発明の半導体装置の製造方法
の第３実施例をＤＲＡＭに適用した場合の断面図であ
る。
【００７１】まず、本発明の半導体装置の製造方法の第
３実施例について説明する。この第３実施例の製造方法
では、不純物領域上に形成される自然酸化膜を除去する
方法として、従来のフッ酸溶液（ＨＦ）による洗浄に代
えて、フッ酸蒸気洗浄という方法を用いる。このフッ酸
蒸気洗浄を用いると、水洗いの際に不純物領域の表面上
に形成される自然酸化膜を完全に除去することが可能で
ある。これにより、不純物領域を有する単結晶シリコン
基板であっても、８００℃以下で単結晶シリコン基板上
に直接単結晶シリコン薄膜を形成することができる。ま
た、この第３実施例の製造方法では、単結晶半導体基板
（図示せず）を３５０℃〜５４０℃の温度条件下でシラ
ン雰囲気に保持することにより、半導体基板上にアモル
ファスシリコン薄膜（図示せず）を堆積させる。そし
て、アモルファスシリコン薄膜を形成した後、そのアモ
ルファスシリコン薄膜に不純物をイオン注入する。そし
て、６００℃〜８００℃の温度条件下で熱処理を行なう
ことにより注入した不純物を活性化する。この熱処理に
よって、アモルファスシリコン薄膜は結晶化する。すな
わち、アモルファスシリコン薄膜のうち、単結晶半導体
基板（図示せず）に接する部分には単結晶シリコン薄膜
が形成され、それ以外の部分には多結晶シリコン薄膜が
形成される。
【００７２】このような第３実施例の製造方法を用いて
ＤＲＡＭを製造すると、図２６に示した構造のＤＲＡＭ
が得られる。
【００７３】すなわち、第３実施例の製造方法を適用し
たＤＲＡＭは、単結晶シリコン基板６１と、単結晶シリ
コン基板６１の主表面上の所定領域に形成された素子分
離のためのフィールド酸化膜６２と、フィールド酸化膜
６２によって囲まれた領域にチャネル領域６５を挟むよ
うに所定の間隔を隔てて形成された１対のｎ型のソース
／ドレイン領域６３および６４と、チャネル領域６５上
にゲート酸化膜６６を介して形成されたゲート電極６７
と、ゲート電極６７を覆うように形成された絶縁のため
の酸化膜６８と、ソース／ドレイン領域６４に電気的に
接続され、単結晶シリコン薄膜６９ａと多結晶シリコン
薄膜６９ｂとからなるストレージノード６９と、ストレ
ージノード６９を覆うように形成され、シリコン窒化膜
と酸化膜とからなるキャパシタ誘電体膜７０と、キャパ
シタ誘電体膜７０を覆うように形成された多結晶シリコ
ンからなるセルプレート７１と、セルプレート７１を覆
うように形成され、ソース／ドレイン領域６３の上方に
コンタクトホール７２ａを有する層間絶縁膜７２と、コ
ンタクトホール７２ａ内でソース／ドレイン領域６３に
電気的に接続され、単結晶シリコン薄膜７３ａと多結晶
シリコン薄膜７３ｂとからなるビット線７３とを備えて
いる。
【００７４】ソース／ドレイン領域６３および６４と、
ゲート電極６７とによってメモリセルのトランスファゲ
ートトランジスタが構成されている。ストレージノード
６９とキャパシタ誘電体膜７０とセルプレート７１とに
よってデータ信号に対応した電荷を蓄積するためのキャ
パシタが構成されている。
【００７５】図２７〜図３０は、図２６に示したＤＲＡ
Ｍの製造プロセスを説明するための断面図である。図２
６および図２７〜図３０を参照して、次に第３実施例の
製造方法を適用したＤＲＡＭの製造プロセスについて説
明する。
【００７６】まず、図２７に示すように、単結晶シリコ
ン基板６１の主表面上の所定領域に素子分離のためのフ
ィールド酸化膜６２を形成する。フィールド酸化膜６２
によって囲まれた領域にゲート酸化膜６６およびゲート
電極６７を形成する。ゲート酸化膜６６およびゲート電
極６７をマスクとして不純物をイオン注入することによ
ってｎ型のソース／ドレイン領域６３および６４を形成
する。ゲート電極６７を覆うように絶縁のための酸化膜
６８を形成する。ここで、ソース／ドレイン領域６３お
よび６４の表面には、厚い自然酸化膜７４および７５が
それぞれ形成されている。
【００７７】次に、図２８に示すように、厚い自然酸化
膜７４および７５（図２７参照）をフッ酸蒸気洗浄する
ことによって、完全に除去する。この後、第３実施例の
製造方法を用いて、ソース／ドレイン領域６４表面上に
直接室温以上で５４０℃程度以下の温度でアモルファス
シリコン薄膜６９ｃを堆積する。すなわち、ソース／ド
レイン領域６４表面上に酸化膜が形成されることなく直
接アモルファスシリコン薄膜６９ｃを堆積させる。この
後、アモルファスシリコン薄膜６９ｃに砒素（Ａｓ）を
イオン注入する。
【００７８】次に、図２９に示すように、６００℃〜８
００℃の範囲内で熱処理を行なうことにより、注入した
砒素（Ａｓ）を活性化する。この熱処理によって、アモ
ルファスシリコン薄膜６９ｃ（図２８参照）は結晶化す
る。この結果、アモルファスシリコン薄膜６９ｃ（図２
８参照）のうちソース／ドレイン領域６４に接する部分
には、単結晶シリコン薄膜６９ａが形成され、それ以外
の部分には多結晶シリコン薄膜６９ｂが形成される。こ
こで、この単結晶シリコン薄膜６９ａは、単結晶シリコ
ン基板６１の主表面に沿った方向の長さが上方に向かっ
て狭くなるような形状に形成される。これにより、単結
晶シリコン薄膜６９ａと多結晶シリコン薄膜６９ｂとの
接触面積が平面接触の場合に比べて約５０％程度増加さ
れる。また、ソース・ドレイン領域６４表面上に自然酸
化膜が形成されることなく直接単結晶シリコン薄膜６９
ａが形成される。この結果、コンタクト抵抗を有効に低
減することができる。
【００７９】この後、ストレージノード６９を覆うよう
にキャパシタ誘電体膜７０を介してセルプレート７１を
形成する。セルプレート７１を覆うように層間絶縁膜７
２を形成した後、写真製版技術とエッチング技術を用い
てソース／ドレイン領域６３の上方にコンタクトホール
７２ａを形成する。ここで、コンタクトホール７２ａの
形成によって露出されるソース／ドレイン領域６３の表
面には、厚い自然酸化膜７６が形成されている。
【００８０】次に、図３０に示すように、厚い自然酸化
膜７６（図２９参照）をフッ酸蒸気洗浄により完全に除
去する。そして、第３実施例の製造方法を用いて、ソー
ス／ドレイン領域６３上に直接アモルファスシリコン薄
膜７３ｃを室温以上で５４０℃程度以下の温度条件下で
成長させる。この後、アモルファスシリコン薄膜７３ｃ
に導電性を持たせるための砒素（Ａｓ）をイオン注入す
る。
【００８１】最後に、図２６に示したように、注入した
Ａｓを活性化するための熱処理を６０0 ℃〜８００℃程
度で行なう。この熱処理によって、アモルファスシリコ
ン薄膜７３ｃ（図３０参照）が結晶化する。すなわち、
アモルファスシリコン薄膜７３ｃ（図３０参照）のう
ち、ソース／ドレイン領域６３の表面に接触する部分に
は単結晶シリコン薄膜７３ａ、層間絶縁膜７２に接する
部分には多結晶シリコン薄膜７３ｂが形成される。単結
晶シリコン薄膜７３ａは単結晶シリコン基板６１の主表
面に沿った方向の長さが上方に向かって狭くなるような
形状に形成される。これにより、単結晶シリコン薄膜７
３ａと多結晶シリコン薄膜７３ｂとの接触面積が平面接
触の場合に比べて約５０％増加される。シリコン薄膜７
３ｂと単結晶シリコン薄膜７３ａとの接触抵抗も５０％
程度低減される。
【００８２】また、ソース／ドレイン領域６３の表面に
自然酸化膜を介することなく直接単結晶シリコン薄膜７
３ａが形成されるので、ソース／ドレイン領域６３と単
結晶シリコン薄膜７３ａとの接触抵抗を有効に低減する
ことができる。
【００８３】
【発明の効果】請求項１に記載の半導体装置では、単結
晶半導体基板の主表面の少なくとも一部を覆う結晶化薄
膜を、単結晶半導体基板をアモルファス薄膜の原料ガス
を含む雰囲気中に保持して単結晶半導体基板上にアモル
ファス薄膜を成長させるとともに雰囲気温度を所定の第
１の温度から所定の第２の温度に上昇させて雰囲気温度
の上昇過程においてアモルファス薄膜を単結晶半導体基
板を種結晶として単結晶化させることにより固相エピタ
キシャル薄膜を形成しさらに雰囲気温度を第２の温度に
保持して固相エピタキシャル薄膜上に気相エピタキシャ
ル薄膜を成長させることにより形成することによって、
反応室内に残留する酸素や水蒸気によって単結晶半導体
基板が酸化される前に単結晶半導体基板上にアモルファ
ス薄膜が形成されるので単結晶半導体基板が酸化される
のが有効に防止される。これにより、従来のように単結
晶半導体基板上に形成された酸化膜を除去するために１
１００℃程度の温度を必要とする水素置換法を用いる必
要がない。この結果、たとえば３次元デバイスの上層の
単結晶シリコン層を形成する際に水素置換法による高温
の熱処理によって下層の半導体基板上のトランジスタの
拡散層が広がるのを防止することができる。これによ
り、３次元デバイスにおいて下層に形成されたトランジ
スタの特性の変動を防止することができる。
【００８４】請求項２に記載の半導体装置の製造方法で
は、チャンバ内にアモルファス薄膜の原料ガスを導入す
ることにより単結晶半導体基板上にアモルファス薄膜を
形成することによって、反応室内に残留する酸素や水蒸
気によって単結晶半導体基板の表面が酸化される前に単
結晶半導体基板上にアモルファス薄膜が優先的に形成さ
れる。これにより、単結晶半導体基板が酸化されるのを
有効に防止できる。また、アモルファス薄膜の形成と並
行してチャンバ内の雰囲気温度を上昇させて雰囲気温度
の上昇過程においてアモルファス薄膜を結晶化させ、そ
の後雰囲気温度を所定の温度に保持することによって、
アモルファス薄膜の結晶化後の結晶化薄膜上にその結晶
化薄膜を種結晶としてさらに所定の温度で結晶化薄膜が
気相成長されるので、容易に単結晶半導体基板上に結晶
化薄膜を形成することができる。さらに、一連の製造プ
ロセスが同一チャンバ内で行なわれるので、製造プロセ
スを簡略化することができる。
【００８５】請求項３に係る半導体装置の製造方法で
は、基板が薄膜の原料ガスを含む雰囲気中に保持されて
室温以上で５４０℃程度以下の範囲内で基板上にアモル
ファス薄膜が形成されるので、アモルファス薄膜形成時
に反応室内に残留する酸素や水蒸気によって基板が酸化
されるのが有効に防止される。この結果、基板上に直接
アモルファス薄膜を形成することができ、そのアモルフ
ァス薄膜を結晶化して結晶化薄膜を形成した場合に結晶
化薄膜と基板との接触抵抗が従来に比べて低減できる。
また、上記した結晶化は８００℃程度以下で行なわれる
ので、素子に悪影響を及ぼすこともない。
【００８６】請求項４に記載の半導体装置の製造方法で
は、基板を薄膜の原料ガスを含む雰囲気中に保持して基
板上にアモルファス薄膜を形成し、アモルファス薄膜の
形成と並行してアモルファス薄膜を結晶化することによ
り第１の結晶化薄膜を形成し、第１の結晶化薄膜を形成
した後連続して第１の結晶化薄膜上に第２の結晶化薄膜
を形成することにより、半導体製造装置の反応室内に残
留する酸素（Ｏ2 ）や水蒸気（Ｈ2 Ｏ）によって基板表
面が酸化される前にアモルファス薄膜が優先的に形成さ
れるので、基板が酸化されるのが有効に防止される。こ
の結果、基板として単結晶基板を用いる場合には、その
上に形成されたアモルファス薄膜をその単結晶基板を種
として単結晶化することにより、基板上に直接単結晶薄
膜を形成することができる。また、基板として絶縁基板
を用いる場合には、アモルファス薄膜形成時にその絶縁
基板が酸化されることがないので、最終的にアモルファ
ス薄膜を結晶化して形成される多結晶薄膜と、絶縁基板
を介して多結晶薄膜と接触する導電層との接触抵抗を従
来に比べて低減することができる。
【００８７】また、アモルファス薄膜、第１の結晶化薄
膜および第２の結晶化薄膜を８００℃以下の温度範囲内
で形成することにより、たとえばトランジスタの拡散領
域が拡散して素子に悪影響を及ぼすなどの不都合を有効
に防止することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の第１実施例を
説明するための概略図である。
【図２】図１に示した第１実施例の製造方法による製造
プロセスの第１工程を説明するための断面図である。
【図３】図１に示した第１実施例の製造方法による製造
プロセスの第２工程を説明するための断面図である。
【図４】図１に示した第１実施例の製造方法による製造
プロセスの第３工程を説明するための断面図である。
【図５】図１に示した第１実施例の製造方法による製造
プロセスの第４工程を説明するための断面図である。
【図６】図１に示した第１実施例の製造方法による製造
プロセスの第５工程を説明するための断面図である。
【図７】アモルファスシリコン薄膜および単結晶シリコ
ン薄膜の成長速度と、雰囲気温度との関係を示した相関
図である。
【図８】図１に示した第１実施例の製造方法を三次元デ
バイスに適用した場合の構造を示す断面図である。
【図９】図８に示した三次元デバイスの製造プロセスの
第１工程を説明するための断面図である。
【図１０】図８に示した三次元デバイスの製造プロセス
の第２工程を説明するための断面図である。
【図１１】図８に示した三次元デバイスの製造プロセス
の第３工程を説明するための断面図である。
【図１２】図８に示した三次元デバイスの製造プロセス
の第４工程を説明するための断面図である。
【図１３】図８に示した三次元デバイスの製造プロセス
の第５工程を説明するための断面図である。
【図１４】図８に示した三次元デバイスの製造プロセス
の第６工程を説明するための断面図である。
【図１５】本発明の半導体装置の製造方法の第２実施例
を説明するための概略図である。
【図１６】図１５に示した第２実施例の製造方法の製造
プロセスの第１工程を説明するための断面図である。
【図１７】図１５に示した第２実施例の製造方法の製造
プロセスの第２工程を説明するための断面図である。
【図１８】図１５に示した第２実施例の製造方法の製造
プロセスの第３工程を説明するための断面図である。
【図１９】図１５に示した第２実施例の製造方法の製造
プロセスの第４工程を説明するための断面図である。
【図２０】図１５に示した第２実施例の製造方法の製造
プロセスの第５工程を説明するための断面図である。
【図２１】図１５に示した第２実施例の製造方法をＤＲ
ＡＭに適用した場合の構造を示す断面図である。
【図２２】図２１に示したＤＲＡＭの製造プロセスの第
１工程を説明するための断面図である。
【図２３】図２１に示したＤＲＡＭの製造プロセスの第
２工程を説明するための断面図である。
【図２４】図２１に示したＤＲＡＭの製造プロセスの第
３工程を説明するための断面図である。
【図２５】図２１に示したＤＲＡＭの製造プロセスの第
４工程を説明するための断面図である。
【図２６】本発明の半導体装置の製造方法の第３実施例
をＤＲＡＭに適用した場合の構造を示す断面図である。
【図２７】図２６に示したＤＲＡＭの製造プロセスの第
１工程を説明するための断面図である。
【図２８】図２６に示したＤＲＡＭの製造プロセスの第
２工程を説明するための断面図である。
【図２９】図２６に示したＤＲＡＭの製造プロセスの第
３工程を説明するための断面図である。
【図３０】図２６に示したＤＲＡＭの製造プロセスの第
４工程を説明するための断面図である。
【図３１】従来の半導体装置の製造方法を説明するため
の概略図である。
【図３２】図３１に示した従来の製造方法の製造プロセ
スの第１工程を説明するための断面図である。
【図３３】図３１に示した従来の製造方法の製造プロセ
スの第２工程を説明するための断面図である。
【図３４】図３１に示した従来の製造方法の製造プロセ
スの第３工程を説明するための断面図である。
【図３５】従来の半導体装置の製造方法に用いる半導体
製造装置を示した断面図である。
【図３６】従来の上層に単結晶シリコン層を用いた３次
元デバイスにおいて水素置換法を用いた場合の問題点を
説明するための断面図である。
【符号の説明】
１：単結晶シリコン基板 ２：単結晶シリコン薄膜 ２ａ：アモルファスシリコン薄膜 ３：単結晶シリコン薄膜 ４：単結晶シリコン薄膜 ５：シリコン酸化膜（ＳｉＯ2 ） ２０：単結晶シリコン薄膜 ３１：単結晶シリコン基板 ３２：不純物領域 ３３：薄い自然酸化膜（ＳｉＯ2 ） ３４ａ：アモルファスシリコン薄膜 ３４：単結晶シリコン薄膜 ３５：多結晶シリコン薄膜 ３６：多結晶シリコン薄膜

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 主表面を有する単結晶半導体基板と、 前記単結晶半導体基板の主表面の少なくとも一部を覆
    い、かつ、前記単結晶半導体基板をアモルファス薄膜の
    原料ガスを含む雰囲気中に保持して前記単結晶半導体基
    板上に前記アモルファス薄膜を成長させるとともに前記
    雰囲気温度を所定の第１の温度から所定の第２の温度に
    上昇させて前記雰囲気温度の上昇過程において前記アモ
    ルファス薄膜を前記単結晶半導体基板を種結晶として単
    結晶化させることにより固相エピタキシャル薄膜を形成
    し、さらに前記雰囲気温度を前記第２の温度に保持して
    前記固相エピタキシャル薄膜上に気相エピタキシャル薄
    膜を成長させることによって形成された結晶化薄膜と、
    を備えた、半導体装置。
  2. 【請求項２】 チャンバ内に単結晶半導体基板を配置す
    る工程と、 前記チャンバ内にアモルファス薄膜の原料ガスを導入す
    ることにより前記単結晶半導体基板上にアモルファス薄
    膜を形成する工程と、 前記アモルファス薄膜の形成と並行して前記チャンバ内
    の雰囲気温度を上昇させて前記雰囲気温度の上昇過程に
    おいて前記アモルファス薄膜を結晶化させることにより
    結晶化薄膜を形成する工程と、 前記結晶化薄膜を形成後連続して前記チャンバ内の雰囲
    気温度を所定の温度に保持して前記結晶化薄膜上に気相
    エピタキシャル薄膜を形成する工程とを備えた、半導体
    装置の製造方法。
  3. 【請求項３】 基板上に結晶化された薄膜が形成される
    半導体装置の製造方法であって、 前記基板を前記薄膜の原料ガスを含む雰囲気中に保持し
    て室温以上で５４０℃程度以下の範囲内で前記基板上に
    アモルファス薄膜を形成する工程と、 前記アモルファス薄膜の形成と並行して前記アモルファ
    ス薄膜を結晶化することにより結晶化薄膜を形成する工
    程とを備えた、半導体装置の製造方法。
  4. 【請求項４】 基板上に結晶化された薄膜が形成される
    半導体装置の製造方法であって、 前記基板を前記薄膜の原料ガスを含む雰囲気中に保持し
    て前記基板上にアモルファス薄膜を形成する工程と、 前記アモルファス薄膜の形成と並行して前記アモルファ
    ス薄膜を結晶化することにより第１の結晶化薄膜を形成
    する工程と、 前記第１の結晶化薄膜を形成した後連続して前記第１の
    結晶化薄膜の上に第２の結晶化薄膜を形成する工程とを
    備えた、半導体装置の製造方法。
JP5006059A 1992-03-23 1993-01-18 半導体装置およびその製造方法 Expired - Fee Related JP2775563B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP5006059A JP2775563B2 (ja) 1992-03-23 1993-01-18 半導体装置およびその製造方法
US08/274,932 US5495823A (en) 1992-03-23 1994-07-14 Thin film manufacturing method

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP6482992 1992-03-23
JP4-64829 1992-03-23
JP5006059A JP2775563B2 (ja) 1992-03-23 1993-01-18 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH05326411A JPH05326411A (ja) 1993-12-10
JP2775563B2 true JP2775563B2 (ja) 1998-07-16

Family

ID=13269531

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5006059A Expired - Fee Related JP2775563B2 (ja) 1992-03-23 1993-01-18 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US5495823A (ja)
JP (1) JP2775563B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251183B1 (en) * 1998-05-21 2001-06-26 Midwest Research Institute Rapid low-temperature epitaxial growth using a hot-element assisted chemical vapor deposition process
JP4511092B2 (ja) * 2000-12-11 2010-07-28 セイコーエプソン株式会社 半導体素子の製造方法
KR100475077B1 (ko) * 2002-05-31 2005-03-10 삼성전자주식회사 캐패시터의 유전막 형성방법
KR100589490B1 (ko) * 2003-12-30 2006-06-14 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
JP4510707B2 (ja) * 2004-09-08 2010-07-28 三星電子株式会社 エピタキシャル膜の形成方法と、これを用いた薄膜形成方法、及び半導体装置の製造方法
US7141116B2 (en) * 2004-09-08 2006-11-28 Samsung Electronics Co., Ltd. Method for manufacturing a silicon structure
KR100611108B1 (ko) * 2005-01-13 2006-08-09 삼성전자주식회사 박막 형성 방법
JP2007266482A (ja) * 2006-03-29 2007-10-11 Toshiba Corp 生産システム及び電子装置の製造方法
JP5267176B2 (ja) * 2009-02-04 2013-08-21 富士電機株式会社 薄膜形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62114214A (ja) * 1985-11-14 1987-05-26 Fujitsu Ltd 半導体装置の製造方法
JPH01293611A (ja) * 1988-05-23 1989-11-27 Sony Corp ヘテロエピタキシャル成長方法
JPH0284416A (ja) * 1988-09-20 1990-03-26 Mitsui Toatsu Chem Inc 芳香族ポリアミドの製造方法
JP2707632B2 (ja) * 1988-09-21 1998-02-04 セイコーエプソン株式会社 半導体装置の製造方法
JPH02100315A (ja) * 1988-10-07 1990-04-12 Fuji Electric Co Ltd 結晶質シリコン膜の生成方法
JPH02132819A (ja) * 1988-11-12 1990-05-22 Nippon Telegr & Teleph Corp <Ntt> 単結晶３−ｖ族化合物半導体層の形成法
JPH02175690A (ja) * 1988-12-27 1990-07-06 Sumitomo Metal Ind Ltd 化合物半導体基板の製造方法
JPH02224323A (ja) * 1989-02-27 1990-09-06 Fuji Electric Co Ltd 厚膜ｓｏｉ基板の製造方法
JPH0396225A (ja) * 1989-09-08 1991-04-22 Sharp Corp 半導体基板の製造方法
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films

Also Published As

Publication number Publication date
US5495823A (en) 1996-03-05
JPH05326411A (ja) 1993-12-10

Similar Documents

Publication Publication Date Title
US6391749B1 (en) Selective epitaxial growth method in semiconductor device
US5385863A (en) Method of manufacturing polysilicon film including recrystallization of an amorphous film
US7176109B2 (en) Method for forming raised structures by controlled selective epitaxial growth of facet using spacer
TWI414026B (zh) 製造薄膜電晶體之方法
JP2001257208A (ja) 半導体装置のゲート絶縁膜形成方法
JPH0661449A (ja) 半導体装置の製造方法
JP2775563B2 (ja) 半導体装置およびその製造方法
US20010026482A1 (en) Semiconductor memory device and electrode therefor
US20050245073A1 (en) Method for forming contact plug of semiconductor device
JP3149910B2 (ja) 半導体装置の製造方法
JP3220864B2 (ja) 半導体装置の製造方法
JPH05259091A (ja) 半導体装置の製造方法
JPH1041321A (ja) バイポーラトランジスタの製造方法
JPH09115833A (ja) 半導体素子のポリシリコン膜製造方法
JP2861343B2 (ja) 半導体装置およびその製造方法
JP2920546B2 (ja) 同極ゲートｍｉｓトランジスタの製造方法
JP4200530B2 (ja) 薄膜トランジスタの製造方法
JPH04252018A (ja) 多結晶シリコン膜の形成方法
JPH0322527A (ja) 半導体装置の製造方法
JPH0590490A (ja) 半導体素子の製造方法
JPH09129626A (ja) 薄膜形成方法
JP3093762B2 (ja) 半導体装置の製造方法
JP2961188B2 (ja) Ｓｏｉ基板の作製方法
JP3203772B2 (ja) 半導体膜形成方法及び薄膜半導体装置の製造方法
JP2926344B2 (ja) 電界効果トランジスタの製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19980324

LAPS Cancellation because of no payment of annual fees