JPH0322527A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0322527A JPH0322527A JP15791189A JP15791189A JPH0322527A JP H0322527 A JPH0322527 A JP H0322527A JP 15791189 A JP15791189 A JP 15791189A JP 15791189 A JP15791189 A JP 15791189A JP H0322527 A JPH0322527 A JP H0322527A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に係り，特に集積回路の電極形成
方法に関し， コンタクト不良や特性のばらつきの生じない電極形戒方
法を目的とし， 電極形成のための開口が形成され該開口に基板面が露出
している半導体ウェハを，水素雰囲気中で熱処理して該
基板面に形成されている自然酸化膜を除去し，つづいて
全面にアモルファスＳｉ膜を堆積し，つづいて該アモル
ファスＳｉ膜を結晶化する熱処理を行う半導体装置の製
造方法により構威する。
方法に関し， コンタクト不良や特性のばらつきの生じない電極形戒方
法を目的とし， 電極形成のための開口が形成され該開口に基板面が露出
している半導体ウェハを，水素雰囲気中で熱処理して該
基板面に形成されている自然酸化膜を除去し，つづいて
全面にアモルファスＳｉ膜を堆積し，つづいて該アモル
ファスＳｉ膜を結晶化する熱処理を行う半導体装置の製
造方法により構威する。
本発明は半導体装置の製造方法に係り，特に集積回路の
電極形成方法．例えば，バイボーラ接合型トランジスタ
（ＢＪＴ）のエミッタ，ＭＯＳ｝ランジスタのソース・
ドレインの電極の形戒方法に関する。
電極形成方法．例えば，バイボーラ接合型トランジスタ
（ＢＪＴ）のエミッタ，ＭＯＳ｝ランジスタのソース・
ドレインの電極の形戒方法に関する。
素子の集積度が上がるにつれて，特性の不良やばらつき
を生じない電極形成方法がますます要求されてきている
。
を生じない電極形成方法がますます要求されてきている
。
このため，かかる要求に合う電極形戒方法を開発する必
要がある。
要がある。
従来．電極を形成するための開口の形成されたＳｉウェ
ハに電極を形成する際，まず，ぶつ化水素水溶液にＳｉ
ウェハを浸漬して開口部の基板面に形成されている自然
酸化膜を除去し，次いで水洗，乾燥を行い，それからＳ
ｉウェハを戒長炉に入れてポリＳｉ威長を行っていた。
ハに電極を形成する際，まず，ぶつ化水素水溶液にＳｉ
ウェハを浸漬して開口部の基板面に形成されている自然
酸化膜を除去し，次いで水洗，乾燥を行い，それからＳ
ｉウェハを戒長炉に入れてポリＳｉ威長を行っていた。
ところが，ふっ化水素水溶液によりせっかく自然酸化膜
が除去されたにもかかわらず．水洗，乾燥の段階で１０
入程度の極く薄い自然酸化膜がまた戒長し，さらにＳｉ
ウェハを或長炉に入れて昇温する段階でまた１０人弱の
自然酸化膜が成長する。
が除去されたにもかかわらず．水洗，乾燥の段階で１０
入程度の極く薄い自然酸化膜がまた戒長し，さらにＳｉ
ウェハを或長炉に入れて昇温する段階でまた１０人弱の
自然酸化膜が成長する。
この自然酸化膜がバイポーラ接合型トランジスタのエミ
ッタ接地電流利得（ｈｐｐ）のばらつきやＭＯＳ｝ラン
ジスタのコンタクト不良等の原因となっていた。
ッタ接地電流利得（ｈｐｐ）のばらつきやＭＯＳ｝ラン
ジスタのコンタクト不良等の原因となっていた。
従って，本発明は上記の問題点に鑑み， Ｓｉ膜堆積に
先立って戒長炉内で水素雰囲気熱処理により，自然酸化
膜を除去する。しかし，この処理により基板面にきれい
なＳｉ結晶面が露出すると，そこに部分的にエビタキシ
ャル戒長が起こり，その部分が過度に或長してポリＳｉ
の突起ができ，一様な厚さのＳｔ膜が形成されないとい
った問題が生しる。
先立って戒長炉内で水素雰囲気熱処理により，自然酸化
膜を除去する。しかし，この処理により基板面にきれい
なＳｉ結晶面が露出すると，そこに部分的にエビタキシ
ャル戒長が起こり，その部分が過度に或長してポリＳｉ
の突起ができ，一様な厚さのＳｔ膜が形成されないとい
った問題が生しる。
本発明は，自然酸化膜を除去し，しかも一様な厚さのＳ
ｉ膜を形成して，特性不良や特性ばらつきを引き起こさ
ない電極形成方法を提供することを目的とする。
ｉ膜を形成して，特性不良や特性ばらつきを引き起こさ
ない電極形成方法を提供することを目的とする。
上記課題は，電極形成のための開口７が形成され該開口
７に基板面が露出している半導体ウェハ１０を，水素雰
囲気中で熱処理して該基板面に形成されている自然酸化
膜を除去し，つづいて全面にアモルファスＳｉ膜８を堆
積し，つづいて該アモルファスＳｉ膜８を結晶化する熱
処理を行う半導体装置の製造方法によって解決される。
７に基板面が露出している半導体ウェハ１０を，水素雰
囲気中で熱処理して該基板面に形成されている自然酸化
膜を除去し，つづいて全面にアモルファスＳｉ膜８を堆
積し，つづいて該アモルファスＳｉ膜８を結晶化する熱
処理を行う半導体装置の製造方法によって解決される。
水素雰囲気熱処理により，コンタクト不良等の原因とな
る自然酸化膜が除去される。次いで，低温でＳｉを堆積
してアモルファスＳｉ膜を成長する。
る自然酸化膜が除去される。次いで，低温でＳｉを堆積
してアモルファスＳｉ膜を成長する。
そうすればエビタキシャル戒長による過度のポリシリコ
ンの成長を抑えることができ，一様な厚さのシリコン膜
を形成することができる。さらに，導電性を上げるため
に結晶化アニールを行い，アモルファスＳｔ膜をボリＳ
ｉ膜に変換する。
ンの成長を抑えることができ，一様な厚さのシリコン膜
を形成することができる。さらに，導電性を上げるため
に結晶化アニールを行い，アモルファスＳｔ膜をボリＳ
ｉ膜に変換する。
これらの処理を連続して或長炉の中で行えば自然酸化膜
は生ぜず，しかも一様な厚さのポリＳｉ膜が形成される
。
は生ぜず，しかも一様な厚さのポリＳｉ膜が形成される
。
以下．本発明の実施例について説明する。
第１図（ａ）乃至（Ｃ）は実施例を説明するための図で
，ポリＳｉ膜形成の工程を断面図で示し，１はシリコン
基板，２はフィールド酸化膜．３はゲート酸化膜，４は
ゲート電極，５はソース・ドレイン領域，６は絶縁膜．
７は開口を表し， １０はそれらからなる半導体ウェハ
を表す。
，ポリＳｉ膜形成の工程を断面図で示し，１はシリコン
基板，２はフィールド酸化膜．３はゲート酸化膜，４は
ゲート電極，５はソース・ドレイン領域，６は絶縁膜．
７は開口を表し， １０はそれらからなる半導体ウェハ
を表す。
第２図は処理のシーケンスを示す図である。
第３図は成長炉の模式図であり， １０は半導体ウェハ
，１１はバスケット， １２はチャンバ，１３はヒータ
， １４は水素（Ｈｚ）， １５はジシラン（ＳｉＪ６
）， １６は窒素（Ｎ２）を表す。
，１１はバスケット， １２はチャンバ，１３はヒータ
， １４は水素（Ｈｚ）， １５はジシラン（ＳｉＪ６
）， １６は窒素（Ｎ２）を表す。
以下，第１図乃至第３図を参照しながらＭＯＳトランジ
スタのソース・ドレイン電極を形成する例について説明
する。
スタのソース・ドレイン電極を形成する例について説明
する。
第１図（ａ）は電極を形戒する半導体ウェハ１０の断面
図である。
図である。
バスケット１１に複数の半導体ウェハ１０を主面を平行
にして立てて入れ．そのバスケット１１をチャンバｌ２
内のヒータ１３による加熱領域に設置する。
にして立てて入れ．そのバスケット１１をチャンバｌ２
内のヒータ１３による加熱領域に設置する。
チャンバｌ２内を排気した後，チャンバ１２内に水素（
Ｈ．）１４を導入し， ６００ ’Ｃまで昇温する。昇
温に要する時間は約３０分である。
Ｈ．）１４を導入し， ６００ ’Ｃまで昇温する。昇
温に要する時間は約３０分である。
水素中で６００゜Ｃ， ５分間のベータを行う。この
処理により，自然酸化膜が除去される。
処理により，自然酸化膜が除去される。
次に約５分かけて４５０℃まで降温する。
ジシラン（Ｓｉ２Ｈ６）１５を導入して，化学気相堆積
（ＣＶＤ）法により，４５０゜Ｃ，４０分間のシリコン
堆積を行う。この時，水素（Ｈ２）１４は供給しても供
給しなくてもよい。
（ＣＶＤ）法により，４５０゜Ｃ，４０分間のシリコン
堆積を行う。この時，水素（Ｈ２）１４は供給しても供
給しなくてもよい。
ウェハ全面には厚さ約２０００大のアモルファスＳｉ膜
８が形成される（第１図（ｂ）参照）。
８が形成される（第１図（ｂ）参照）。
次に，窒素（Ｎ２）１６を導入して雰囲気を窒素に切り
換え．５分ほどかけて６００゜Ｃに昇温する。
換え．５分ほどかけて６００゜Ｃに昇温する。
窒素雰囲気中で６００゜Ｃ，６０分間のアニールを行う
。これはアモルファスＳｉ膜８を結晶化するための結晶
化アニールであり．このアニール後，アモルファスＳｉ
膜８はボリＳｔ膜９に変換される（第ｌ図（Ｃ）参照）
。
。これはアモルファスＳｉ膜８を結晶化するための結晶
化アニールであり．このアニール後，アモルファスＳｉ
膜８はボリＳｔ膜９に変換される（第ｌ図（Ｃ）参照）
。
窒素雰囲気中で冷却した後，炉外に取り出す。
その後，ボリＳｔ膜９をパターニングしてソース・ドレ
イン電極が形成される。
イン電極が形成される。
自然酸化膜を除去する水素雰囲気処理の温度は５００″
Ｃ以上８００゜Ｃ以下がよい。５００℃に達しない温度
では自然酸化膜を除去する還元作用が殆どないので実際
的でな＜，８００℃を超える温度では既に半導体ウェハ
１０内に形成されている素子の特性を損なう。
Ｃ以上８００゜Ｃ以下がよい。５００℃に達しない温度
では自然酸化膜を除去する還元作用が殆どないので実際
的でな＜，８００℃を超える温度では既に半導体ウェハ
１０内に形成されている素子の特性を損なう。
アモルファスＳｉ膜８を堆積ずるための温度は原料ガス
の種類や圧力により変える必要があるが，通常６００゜
Ｃ以下である。
の種類や圧力により変える必要があるが，通常６００゜
Ｃ以下である。
アモルファスＳｔ膜８をポリＳｉ膜９に変換する結晶化
アニールの温度は，５５０゜Ｃ以上８００゜Ｃ以下がよ
い。５５０゜Ｃに達しない温度ではポリＳｉ膜への変換
に長時間かかって実際的でな＜，８００゜Ｃを超える温
度では既に半導体ウェハ１０内に形成されている素子の
特性を損なう。
アニールの温度は，５５０゜Ｃ以上８００゜Ｃ以下がよ
い。５５０゜Ｃに達しない温度ではポリＳｉ膜への変換
に長時間かかって実際的でな＜，８００゜Ｃを超える温
度では既に半導体ウェハ１０内に形成されている素子の
特性を損なう。
アモルファスＳｉ膜８を堆積するための原料ガスはジシ
ランに替えてモノシラン（ＳｉＨｎ）を使うこともでき
る。
ランに替えてモノシラン（ＳｉＨｎ）を使うこともでき
る。
以上説明した様に，本発明によれば．特性不良や特性ば
らつきの生じない信頼性の高い電極形成方法を提供する
ことができる。
らつきの生じない信頼性の高い電極形成方法を提供する
ことができる。
本発明は，ＬＳＩ，ＶＬＳＩ，ひいては近年進められて
いるＵＬＳＩ開発に寄与するところが大きい。
いるＵＬＳＩ開発に寄与するところが大きい。
第１図（ａ）乃至（Ｃ）は実施例を説明するための図で
，製造工程を示す断面図， 第２図は処理のシーケンス， 第３図は或長炉の模式図 である。図において １はシリコン基板， ２はフィールド酸化膜， ３はゲート酸化膜， ４はゲート電極 ５はソース・ドレイン領域， ６は絶縁膜， ７は開口， ８はアモルファスＳｉ膜， ９はポリＳｔ膜． １０は半導体ウェハ， 膜はバスケット， １２はチャンバ， １３はヒータ， １４は水素， １５はジシラン， １６は窒素 ９ ｌ０ （つ。）′！！′￥ 寸一〇
，製造工程を示す断面図， 第２図は処理のシーケンス， 第３図は或長炉の模式図 である。図において １はシリコン基板， ２はフィールド酸化膜， ３はゲート酸化膜， ４はゲート電極 ５はソース・ドレイン領域， ６は絶縁膜， ７は開口， ８はアモルファスＳｉ膜， ９はポリＳｔ膜． １０は半導体ウェハ， 膜はバスケット， １２はチャンバ， １３はヒータ， １４は水素， １５はジシラン， １６は窒素 ９ ｌ０ （つ。）′！！′￥ 寸一〇
Claims (1)
- 電極形成のための開口（７）が形成され該開口（７）に
基板面が露出している半導体ウェハ（１０）を、水素雰
囲気中で熱処理して該基板面に形成されている自然酸化
膜を除去し、つづいて全面にアモルファスＳｉ膜（８）
を堆積し、つづいて該アモルファスＳｉ膜（８）を結晶
化する熱処理を行うことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15791189A JPH0322527A (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15791189A JPH0322527A (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322527A true JPH0322527A (ja) | 1991-01-30 |
Family
ID=15660147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15791189A Pending JPH0322527A (ja) | 1989-06-20 | 1989-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322527A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08306642A (ja) * | 1995-05-04 | 1996-11-22 | Hyundai Electron Ind Co Ltd | 半導体素子のポリシリコン層形成方法 |
| US5899752A (en) * | 1993-07-30 | 1999-05-04 | Applied Materials, Inc. | Method for in-situ cleaning of native oxide from silicon surfaces |
| US6197694B1 (en) * | 1992-01-16 | 2001-03-06 | Applied Materials, Inc. | In situ method for cleaning silicon surface and forming layer thereon in same chamber |
| KR100318316B1 (ko) * | 1999-04-02 | 2001-12-22 | 김영환 | 커패시터의 제조방법 |
| US6494959B1 (en) | 2000-01-28 | 2002-12-17 | Applied Materials, Inc. | Process and apparatus for cleaning a silicon surface |
| CN104716020A (zh) * | 2013-12-11 | 2015-06-17 | 东京毅力科创株式会社 | 非晶硅的结晶化方法、结晶化硅膜的成膜方法、半导体装置的制造方法和成膜装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256672A (ja) * | 1985-05-09 | 1986-11-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6451620A (en) * | 1987-08-24 | 1989-02-27 | Fujitsu Ltd | Vapor growth method |
-
1989
- 1989-06-20 JP JP15791189A patent/JPH0322527A/ja active Pending
Patent Citations (2)
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