JP2001308007A - 多結晶半導体膜の形成方法、形成装置、及び多結晶半導体薄膜トランジスタの製造方法 - Google Patents
多結晶半導体膜の形成方法、形成装置、及び多結晶半導体薄膜トランジスタの製造方法Info
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- JP2001308007A JP2001308007A JP2000120768A JP2000120768A JP2001308007A JP 2001308007 A JP2001308007 A JP 2001308007A JP 2000120768 A JP2000120768 A JP 2000120768A JP 2000120768 A JP2000120768 A JP 2000120768A JP 2001308007 A JP2001308007 A JP 2001308007A
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Abstract
(57)【要約】
【課題】 多結晶半導体膜中に取り込まれた不純物の影
響で、ＴＦＴの閾値電圧が変動したり、オン電流が低下
したりするなどの特性劣化を引き起こすことを防止す
る。 【解決手段】 非晶質シリコン膜３の極表面を逆スパッ
タ処理によってエッチングし、続いて大気に晒すことな
く、エキシマレーザアニールによる結晶化を行う。
響で、ＴＦＴの閾値電圧が変動したり、オン電流が低下
したりするなどの特性劣化を引き起こすことを防止す
る。 【解決手段】 非晶質シリコン膜３の極表面を逆スパッ
タ処理によってエッチングし、続いて大気に晒すことな
く、エキシマレーザアニールによる結晶化を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
ックス型液晶表示素子等に供せられる薄膜トランジスタ
（ＴＦＴ）を代表とした半導体薄膜素子の製造方法、特
に多結晶シリコンＴＦＴの製造方法に関する。さらに、
それらの半導体薄膜活性層に用いられる多結晶半導体膜
の形成方法、及びその形成装置に関する。
ックス型液晶表示素子等に供せられる薄膜トランジスタ
（ＴＦＴ）を代表とした半導体薄膜素子の製造方法、特
に多結晶シリコンＴＦＴの製造方法に関する。さらに、
それらの半導体薄膜活性層に用いられる多結晶半導体膜
の形成方法、及びその形成装置に関する。
【０００２】
【従来の技術】従来、ＴＦＴの半導体活性層に供せられ
る多結晶シリコン膜を形成する方法として、基板上に堆
積させた非晶質シリコン膜にレーザビームを照射して多
結晶化するプロセス、いわゆるレーザーアニールがよく
知られている。上記プロセスによると、基板上に良質な
多結晶シリコン膜を低温で形成できるので安価なガラス
基板を用いることができる。上記プロセスで形成された
多結晶シリコン膜を用いた薄膜トランジスタは、特に低
温ポリシリコン薄膜トランジスタ（以下、低温ポリシリ
コンＴＦＴ）と称され、アクティブマトリックス型液晶
表示装置用途に適用されている。
る多結晶シリコン膜を形成する方法として、基板上に堆
積させた非晶質シリコン膜にレーザビームを照射して多
結晶化するプロセス、いわゆるレーザーアニールがよく
知られている。上記プロセスによると、基板上に良質な
多結晶シリコン膜を低温で形成できるので安価なガラス
基板を用いることができる。上記プロセスで形成された
多結晶シリコン膜を用いた薄膜トランジスタは、特に低
温ポリシリコン薄膜トランジスタ（以下、低温ポリシリ
コンＴＦＴ）と称され、アクティブマトリックス型液晶
表示装置用途に適用されている。
【０００３】図６に、従来の低温ポリシリコンＴＦＴの
一従来例としてトップゲート型低温ポリシリコンＴＦＴ
を示し、以下にその構成を述べる。
一従来例としてトップゲート型低温ポリシリコンＴＦＴ
を示し、以下にその構成を述べる。
【０００４】ガラス１上に、アンダーコート２があり、
その上に半導体活性層として多結晶シリコン層４があ
る。多結晶シリコン層４は不純物が注入された領域（ソ
ース・ドレイン領域）４ａ及び４ｂ、とチャネル領域４
ｃとから構成される。この多結晶シリコン層４を覆って
ゲート絶縁膜５が形成され、その上にはチャネル領域４
ｃに対向する位置にゲート電極６を備えている。さらに
ゲート電極６を覆って層間絶縁膜７が形成され、その上
にはソース・ドレイン電極８が、コンタクトホールを介
して多結晶シリコン層のソース・ドレイン領域４ａ、４
ｂと電気的に接続されるように形成されている。
その上に半導体活性層として多結晶シリコン層４があ
る。多結晶シリコン層４は不純物が注入された領域（ソ
ース・ドレイン領域）４ａ及び４ｂ、とチャネル領域４
ｃとから構成される。この多結晶シリコン層４を覆って
ゲート絶縁膜５が形成され、その上にはチャネル領域４
ｃに対向する位置にゲート電極６を備えている。さらに
ゲート電極６を覆って層間絶縁膜７が形成され、その上
にはソース・ドレイン電極８が、コンタクトホールを介
して多結晶シリコン層のソース・ドレイン領域４ａ、４
ｂと電気的に接続されるように形成されている。
【０００５】上記構成のような低温ポリシリコンＴＦＴ
の製造工程を、図７を参照しながら、多結晶シリコン膜
の形成工程まで説明する。
の製造工程を、図７を参照しながら、多結晶シリコン膜
の形成工程まで説明する。
【０００６】まず、ガラス基板１上にアンダーコートＳ
ｉＯ2膜２をＣＶＤ等によって堆積する（図７
（ａ））。これはガラスに含有されるナトリウム等の成
分が拡散してくるのを防止する役目をする。次に、プラ
ズマＣＶＤや減圧ＣＶＤ装置を用いて非晶質シリコン膜
３を堆積させる（図７（ａ））。なお、プラズマＣＶＤ
を用いれば、比較的低温で大面積の基板上に均一に非晶
質シリコン膜を堆積させることができる。しかしなが
ら、ＣＶＤで堆積された非晶質シリコン膜中には水素が
大量に含まれているため、後段のレーザアニール工程に
おいて非晶質シリコン膜中の水素が急激に膨張・放出さ
れ、出来上がった多結晶化シリコン膜に欠陥や損傷を与
えてしまう。この問題を解決するため、真空中、もしく
は窒素雰囲気で４００〜５００℃程度の加熱を行い、非
晶質シリコン膜中に含まれる水素をゆるやかに放出させ
て除去する。この工程は通常、高温処理炉において行わ
れる。次に、レーザアニール装置においてレーザビーム
照射を行う（図７（ｂ））ことにより、非晶質シリコン
膜が加熱されて溶融し、すぐに冷却されて再結晶化が進
行し、最終的に多結晶シリコン膜４となる（図７
（Ｃ））。
ｉＯ2膜２をＣＶＤ等によって堆積する（図７
（ａ））。これはガラスに含有されるナトリウム等の成
分が拡散してくるのを防止する役目をする。次に、プラ
ズマＣＶＤや減圧ＣＶＤ装置を用いて非晶質シリコン膜
３を堆積させる（図７（ａ））。なお、プラズマＣＶＤ
を用いれば、比較的低温で大面積の基板上に均一に非晶
質シリコン膜を堆積させることができる。しかしなが
ら、ＣＶＤで堆積された非晶質シリコン膜中には水素が
大量に含まれているため、後段のレーザアニール工程に
おいて非晶質シリコン膜中の水素が急激に膨張・放出さ
れ、出来上がった多結晶化シリコン膜に欠陥や損傷を与
えてしまう。この問題を解決するため、真空中、もしく
は窒素雰囲気で４００〜５００℃程度の加熱を行い、非
晶質シリコン膜中に含まれる水素をゆるやかに放出させ
て除去する。この工程は通常、高温処理炉において行わ
れる。次に、レーザアニール装置においてレーザビーム
照射を行う（図７（ｂ））ことにより、非晶質シリコン
膜が加熱されて溶融し、すぐに冷却されて再結晶化が進
行し、最終的に多結晶シリコン膜４となる（図７
（Ｃ））。
【０００７】上述のようなＴＦＴ製造方法によれば、非
晶質シリコン膜堆積後に水素除去処理をおこなってから
結晶化工程にいくまでに、非晶質シリコン膜は一旦大気
にさらされる。よって、非晶質シリコン膜表面には様々
な汚染物質が付着したり、自然酸化膜が形成されたりす
る。それらの不純物や酸化物が、結晶化工程において溶
融した膜中に取りこまれ、不純物を含んだ多結晶膜が出
来たり、あるいはそれら不純物の影響で結晶構造に欠陥
や不均一を生じさせたりする。その結果、完成したＴＦ
Ｔにおいては閾値電圧が変動したり、オン電流が低下し
たりするなどの特性劣化を引き起こしてしまう。この対
応策として、水素除去処理前に、非晶質シリコン層表面
を希ふっ酸等により洗浄して、汚染物質および自然酸化
膜の除去をおこなうこともできる。しかしながら、前記
洗浄後からレーザーアニール工程に行くまでに非晶質シ
リコン膜が一旦大気にさらされることで、再度汚染物質
が付着したり、自然酸化膜が形成されることは避けられ
ない。また、水素除去処理後に非晶質シリコン膜表面の
洗浄をおこなうと、その際に非晶質シリコン膜中に水分
子が取りこまれ、レーザアニール工程において水分子が
急激に膨張・放出されて多結晶化シリコン膜に欠陥や損
傷を与えてしまう。また、洗浄後の再汚染や自然酸化膜
形成を避けることはできない。
晶質シリコン膜堆積後に水素除去処理をおこなってから
結晶化工程にいくまでに、非晶質シリコン膜は一旦大気
にさらされる。よって、非晶質シリコン膜表面には様々
な汚染物質が付着したり、自然酸化膜が形成されたりす
る。それらの不純物や酸化物が、結晶化工程において溶
融した膜中に取りこまれ、不純物を含んだ多結晶膜が出
来たり、あるいはそれら不純物の影響で結晶構造に欠陥
や不均一を生じさせたりする。その結果、完成したＴＦ
Ｔにおいては閾値電圧が変動したり、オン電流が低下し
たりするなどの特性劣化を引き起こしてしまう。この対
応策として、水素除去処理前に、非晶質シリコン層表面
を希ふっ酸等により洗浄して、汚染物質および自然酸化
膜の除去をおこなうこともできる。しかしながら、前記
洗浄後からレーザーアニール工程に行くまでに非晶質シ
リコン膜が一旦大気にさらされることで、再度汚染物質
が付着したり、自然酸化膜が形成されることは避けられ
ない。また、水素除去処理後に非晶質シリコン膜表面の
洗浄をおこなうと、その際に非晶質シリコン膜中に水分
子が取りこまれ、レーザアニール工程において水分子が
急激に膨張・放出されて多結晶化シリコン膜に欠陥や損
傷を与えてしまう。また、洗浄後の再汚染や自然酸化膜
形成を避けることはできない。
【０００８】このような課題を解決するために、基板上
への非晶質シリコン膜の堆積、高温処理による非晶質シ
リコン膜中の水素除去、そしてレーザアニールとをすべ
て真空中で連続に処理する方法も提案されている（例え
ば、公開平３―２８９１４０号公報）。この方法による
と、確かに非晶質シリコン膜表面が汚染されたり、自然
酸化膜が形成される恐れがなく、形成される多結晶膜の
結晶性に悪影響を及ぼすことはない。ゆえに、ＴＦＴに
おいて閾値電圧が変動したり、オン電流が低下したりす
るなどの特性劣化を引き起こすことはないと考えられ
る。
への非晶質シリコン膜の堆積、高温処理による非晶質シ
リコン膜中の水素除去、そしてレーザアニールとをすべ
て真空中で連続に処理する方法も提案されている（例え
ば、公開平３―２８９１４０号公報）。この方法による
と、確かに非晶質シリコン膜表面が汚染されたり、自然
酸化膜が形成される恐れがなく、形成される多結晶膜の
結晶性に悪影響を及ぼすことはない。ゆえに、ＴＦＴに
おいて閾値電圧が変動したり、オン電流が低下したりす
るなどの特性劣化を引き起こすことはないと考えられ
る。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
方法によると非晶質シリコン膜の堆積、高温処理、レー
ザアニールを同一装置内で行うため、非常に多くの処理
時間を要するという課題があった。また、装置が非常に
大掛かりでかつ大型・複雑なものになってしまうという
課題もあった。それゆえ、例えばガラス基板上に薄膜ト
ランジスタを形成する場合、大量生産には不向きな方法
であると言える。
方法によると非晶質シリコン膜の堆積、高温処理、レー
ザアニールを同一装置内で行うため、非常に多くの処理
時間を要するという課題があった。また、装置が非常に
大掛かりでかつ大型・複雑なものになってしまうという
課題もあった。それゆえ、例えばガラス基板上に薄膜ト
ランジスタを形成する場合、大量生産には不向きな方法
であると言える。
【００１０】本発明はかかる点に鑑み、結晶化工程にお
いて不純物や酸化物が取りこまれることのない多結晶シ
リコンＴＦＴの製造方法、多結晶半導体膜の形成方法、
及びその形成装置を提供することを目的とする。
いて不純物や酸化物が取りこまれることのない多結晶シ
リコンＴＦＴの製造方法、多結晶半導体膜の形成方法、
及びその形成装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明で開示する多結晶
半導体膜の形成方法は、基板上に形成された非晶質半導
体膜に結晶化処理を施す多結晶半導体膜の形成方法にお
いて、真空中で前記非晶質半導体膜表面をエッチング処
理した後、大気にさらすことなく前記結晶化処理を行う
ことを特徴とする。
半導体膜の形成方法は、基板上に形成された非晶質半導
体膜に結晶化処理を施す多結晶半導体膜の形成方法にお
いて、真空中で前記非晶質半導体膜表面をエッチング処
理した後、大気にさらすことなく前記結晶化処理を行う
ことを特徴とする。
【００１２】前記構成においては、非晶質半導体膜表面
をエッチング処理する手段が逆スパッタ処理であること
が望ましい。
をエッチング処理する手段が逆スパッタ処理であること
が望ましい。
【００１３】さらに前記逆スパッタ処理においては、Ａ
ｒ、Ｋｒ、Ｘｅのうちのいずれかのガスを用いることが
望ましい。
ｒ、Ｋｒ、Ｘｅのうちのいずれかのガスを用いることが
望ましい。
【００１４】また、前記非晶質半導体膜表面のエッチン
グ処理と前記結晶化処理とを異なる処理室で行うことが
望ましい。
グ処理と前記結晶化処理とを異なる処理室で行うことが
望ましい。
【００１５】また、前記結晶化処理がレーザアニールで
あることをが望ましい。
あることをが望ましい。
【００１６】また、前記半導体膜がシリコン膜、もしく
はシリコンを主成分とする膜であることが望ましい。
はシリコンを主成分とする膜であることが望ましい。
【００１７】本発明で開示する多結晶半導体薄膜素子の
製造方法は、基板上に半導体活性層として多結晶半導体
膜を備えた多結晶半導体薄膜トランジスタの製造方法に
おいて、基板上に非晶質半導体膜を堆積する工程と、前
記非晶質半導体膜表面をエッチング処理する工程と、そ
の後大気にさらすことなく、結晶化処理を行う工程と、
を備えたことを特徴とする。
製造方法は、基板上に半導体活性層として多結晶半導体
膜を備えた多結晶半導体薄膜トランジスタの製造方法に
おいて、基板上に非晶質半導体膜を堆積する工程と、前
記非晶質半導体膜表面をエッチング処理する工程と、そ
の後大気にさらすことなく、結晶化処理を行う工程と、
を備えたことを特徴とする。
【００１８】前記構成においては、非晶質半導体膜表面
をエッチング処理する手段が逆スパッタ処理であること
が望ましい。
をエッチング処理する手段が逆スパッタ処理であること
が望ましい。
【００１９】さらに前記逆スパッタ処理においては、Ａ
ｒ、Ｋｒ、Ｘｅのうちのいずれかのガスを用いることが
望ましい。
ｒ、Ｋｒ、Ｘｅのうちのいずれかのガスを用いることが
望ましい。
【００２０】また、前記非晶質半導体膜表面のエッチン
グ処理と前記結晶化処理とを異なる処理室で行うことが
望ましい。
グ処理と前記結晶化処理とを異なる処理室で行うことが
望ましい。
【００２１】また、前記結晶化処理がレーザアニールで
あることをが望ましい。
あることをが望ましい。
【００２２】また、前記半導体膜がシリコン膜、もしく
はシリコンを主成分とする膜であることが望ましい。
はシリコンを主成分とする膜であることが望ましい。
【００２３】本発明で開示する多結晶半導体膜の形成装
置は、基板上に形成された非晶質半導体膜表面をエッチ
ング処理するエッチング処理室と、前記非晶質半導体膜
に結晶化処理を施す結晶化室と、前記エッチング処理室
から前記結晶化室へ前記基板を搬送する搬送手段とを備
え、前記エッチング処理室と前記結晶化室とを真空を維
持して接続したことを特徴とする。
置は、基板上に形成された非晶質半導体膜表面をエッチ
ング処理するエッチング処理室と、前記非晶質半導体膜
に結晶化処理を施す結晶化室と、前記エッチング処理室
から前記結晶化室へ前記基板を搬送する搬送手段とを備
え、前記エッチング処理室と前記結晶化室とを真空を維
持して接続したことを特徴とする。
【００２４】前記構成においては、前記エッチング室処
理室が、前記非晶質半導体膜表面を逆スパッタ処理する
逆スパッタ処理室であることが望ましい。
理室が、前記非晶質半導体膜表面を逆スパッタ処理する
逆スパッタ処理室であることが望ましい。
【００２５】また、 前記結晶化室が、前記非晶質半導
体膜にレーザビーム照射を行うレーザアニール室である
ことが望ましい。
体膜にレーザビーム照射を行うレーザアニール室である
ことが望ましい。
【００２６】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を詳細に説明する。
の実施の形態を詳細に説明する。
【００２７】（実施の形態１）多結晶シリコン膜の形
成、及び多結晶シリコンＴＦＴの作製図１は本実施形態
で製造される多結晶シリコンＴＦＴの断面構成図であ
る。ガラス１上に、アンダーコート２があり、その上に
半導体活性層として多結晶シリコン層４がある。多結晶
シリコン層４は不純物が注入された領域（ソース・ドレ
イン領域）４ａ及び４ｂ、とチャネル領域４ｃとから構
成される。この多結晶シリコン層４を覆ってゲート絶縁
膜５が形成され、その上にはチャネル領域４ｃに対向す
る位置にゲート電極６を備えている。さらにゲート電極
６を覆って層間絶縁膜７が形成され、その上にはソース
・ドレイン電極８が、コンタクトホールを介して多結晶
シリコン層のソース・ドレイン領域４ａ、４ｂと電気的
に接続されるように形成されている。
成、及び多結晶シリコンＴＦＴの作製図１は本実施形態
で製造される多結晶シリコンＴＦＴの断面構成図であ
る。ガラス１上に、アンダーコート２があり、その上に
半導体活性層として多結晶シリコン層４がある。多結晶
シリコン層４は不純物が注入された領域（ソース・ドレ
イン領域）４ａ及び４ｂ、とチャネル領域４ｃとから構
成される。この多結晶シリコン層４を覆ってゲート絶縁
膜５が形成され、その上にはチャネル領域４ｃに対向す
る位置にゲート電極６を備えている。さらにゲート電極
６を覆って層間絶縁膜７が形成され、その上にはソース
・ドレイン電極８が、コンタクトホールを介して多結晶
シリコン層のソース・ドレイン領域４ａ、４ｂと電気的
に接続されるように形成されている。
【００２８】図２は上記ＴＦＴの製造工程を模式的に示
した断面図である。
した断面図である。
【００２９】まず図２（ａ）のように、ガラス基板１
（例えば、コ−ニング社製品＃１７３７）の全面上にア
ンダーコート２として、２００〜１０００ｎｍ程度のシ
リコン酸化膜を減圧ＣＶＤ法等によって堆積する。この
アンダーコート２上に、減圧ＣＶＤ法により膜厚３０〜
１２０ｎｍの非晶質シリコン薄膜３を全面に堆積する。
なお、アンダーコート２と非晶質シリコン薄膜３の堆積
は同一装置・同一チャンバー内で連続して堆積した。
（例えば、コ−ニング社製品＃１７３７）の全面上にア
ンダーコート２として、２００〜１０００ｎｍ程度のシ
リコン酸化膜を減圧ＣＶＤ法等によって堆積する。この
アンダーコート２上に、減圧ＣＶＤ法により膜厚３０〜
１２０ｎｍの非晶質シリコン薄膜３を全面に堆積する。
なお、アンダーコート２と非晶質シリコン薄膜３の堆積
は同一装置・同一チャンバー内で連続して堆積した。
【００３０】次に、この基板を高温で処理して、非晶質
シリコン膜３中に含まれる水素をゆるやかに放出させ、
除去する（脱水素処理）。処理雰囲気は真空、もしくは
窒素雰囲気で４００〜５００℃程度の加熱を３０分〜４
時間程度行った。
シリコン膜３中に含まれる水素をゆるやかに放出させ、
除去する（脱水素処理）。処理雰囲気は真空、もしくは
窒素雰囲気で４００〜５００℃程度の加熱を３０分〜４
時間程度行った。
【００３１】次に図２（ｂ）、（ｃ）に示すように、非
晶質シリコン膜３の極表面を逆スパッタ処理によってエ
ッチングし、続いて大気に晒すことなく、エキシマレー
ザアニールによる結晶化を行う。
晶質シリコン膜３の極表面を逆スパッタ処理によってエ
ッチングし、続いて大気に晒すことなく、エキシマレー
ザアニールによる結晶化を行う。
【００３２】逆スパッタ処理は、０．１〜１Ｐａ程度の
ガス圧で、０．１〜２ｋＷ程度のＲＦパワーを用いて、
１０秒〜２分程度の処理を行った。ガスとしてはＡｒ、
Ｋｒ、Ｘｅ等の希ガスやそれらの混合ガスを用いること
が出来るが、どれを用いてもスパッタ効率に大きな違い
はない。この工程において、非晶質シリコン膜３はスパ
ッタリングによって表面が極薄くエッチングされ、表面
に付着している不純物と自然酸化膜が除去されて清浄な
表面が現れる。
ガス圧で、０．１〜２ｋＷ程度のＲＦパワーを用いて、
１０秒〜２分程度の処理を行った。ガスとしてはＡｒ、
Ｋｒ、Ｘｅ等の希ガスやそれらの混合ガスを用いること
が出来るが、どれを用いてもスパッタ効率に大きな違い
はない。この工程において、非晶質シリコン膜３はスパ
ッタリングによって表面が極薄くエッチングされ、表面
に付着している不純物と自然酸化膜が除去されて清浄な
表面が現れる。
【００３３】続いて行うエキシマレーザアニールでは、
ＸｅＣｌエキシマレーザを用いて１００〜４００ｍＪ／
ｃｍ2のエネルギーで照射した。この工程により、非晶
質シリコン膜３が一旦溶融後に再結晶化し、不純物の少
ない良質な多結晶シリコン膜４を得た。
ＸｅＣｌエキシマレーザを用いて１００〜４００ｍＪ／
ｃｍ2のエネルギーで照射した。この工程により、非晶
質シリコン膜３が一旦溶融後に再結晶化し、不純物の少
ない良質な多結晶シリコン膜４を得た。
【００３４】次に、フォトリソグラフィーとエッチング
によりＴＦＴが形成されるところにのみ多結晶シリコン
膜４が残るよう加工する。そして、ゲート絶縁膜５とし
て１００ｎｍの厚みのＳｉＯ2膜を、ＴＥＯＳを原料ガ
スに用いたプラズマＣＶＤ法により全面に堆積する。そ
の後、例えばＴａやＡｌ等の金属からなるゲート電極６
を形成する。
によりＴＦＴが形成されるところにのみ多結晶シリコン
膜４が残るよう加工する。そして、ゲート絶縁膜５とし
て１００ｎｍの厚みのＳｉＯ2膜を、ＴＥＯＳを原料ガ
スに用いたプラズマＣＶＤ法により全面に堆積する。そ
の後、例えばＴａやＡｌ等の金属からなるゲート電極６
を形成する。
【００３５】次に、このゲート電極６をマスクとしてリ
ン（Ｐ）をイオンドーピングすることにより、多結晶シ
リコン膜にソース・ドレイン領域４ａ・４ｂを形成す
る。そして、ＴＥＯＳを原料ガスとするプラズマＣＶＤ
法でＳｉＯ2を層間絶縁膜７として全面に堆積する。次
にコンタクトホ−ルを形成し、ソース電極及びドレイン
電極８として例えばＴｉ、Ａｌをスパッタ法で堆積し、
その後フォトリソグラフィーとエッチングでパターン化
することにより、図２（ｄ）に示すような多結晶シリコ
ンＴＦＴが完成する。
ン（Ｐ）をイオンドーピングすることにより、多結晶シ
リコン膜にソース・ドレイン領域４ａ・４ｂを形成す
る。そして、ＴＥＯＳを原料ガスとするプラズマＣＶＤ
法でＳｉＯ2を層間絶縁膜７として全面に堆積する。次
にコンタクトホ−ルを形成し、ソース電極及びドレイン
電極８として例えばＴｉ、Ａｌをスパッタ法で堆積し、
その後フォトリソグラフィーとエッチングでパターン化
することにより、図２（ｄ）に示すような多結晶シリコ
ンＴＦＴが完成する。
【００３６】なお、本実施形態では非晶質シリコン膜表
面をごく薄くエッチングする手段として逆スパッタ処理
を行う例を説明したが、本実施形態はそれに限るもので
はない。例えばフッ化炭素系ガスを用いたＣＤＥ（ケミ
カルドライエッチング）等のエッチング手段を用いるこ
とも可能である。
面をごく薄くエッチングする手段として逆スパッタ処理
を行う例を説明したが、本実施形態はそれに限るもので
はない。例えばフッ化炭素系ガスを用いたＣＤＥ（ケミ
カルドライエッチング）等のエッチング手段を用いるこ
とも可能である。
【００３７】また、結晶化処理手段はエキシマレーザア
ニールに限らず、例えば高温固相成長等の他の結晶化方
法を用いる場合でも、本発明の効果は変わらない。いず
れの結晶化手段であっても、非晶質シリコン膜表面の不
純物と自然酸化膜をあらかじめ除去して清浄な表面を出
しておくことにより、多結晶シリコン膜中に不純物が取
り込まれることなく、良好な結晶性を得ることができ
る。
ニールに限らず、例えば高温固相成長等の他の結晶化方
法を用いる場合でも、本発明の効果は変わらない。いず
れの結晶化手段であっても、非晶質シリコン膜表面の不
純物と自然酸化膜をあらかじめ除去して清浄な表面を出
しておくことにより、多結晶シリコン膜中に不純物が取
り込まれることなく、良好な結晶性を得ることができ
る。
【００３８】（実施の形態２）多結晶半導体膜の形成装
置本発明で開示した多結晶半導体膜の形成装置の一形態
を、図３を用いて説明する。
置本発明で開示した多結晶半導体膜の形成装置の一形態
を、図３を用いて説明する。
【００３９】逆スパッタ処理室３２と、エキシマレーザ
アニールを行う結晶化室３４と、搬送室３３と、ローダ
３１、アンローダ３５とを備える。基板はローダから投
入され、逆スパッタ室で処理された後、真空を維持され
た搬送室３３を通って結晶化室３４へ搬送され、そこで
エキシマレーザアニール後にアンローダ３５から外部へ
出される。
アニールを行う結晶化室３４と、搬送室３３と、ローダ
３１、アンローダ３５とを備える。基板はローダから投
入され、逆スパッタ室で処理された後、真空を維持され
た搬送室３３を通って結晶化室３４へ搬送され、そこで
エキシマレーザアニール後にアンローダ３５から外部へ
出される。
【００４０】このような装置を用いることにより、スパ
ッタリングによって非晶質半導体膜表面が極薄くエッチ
ングされ、付着している不純物と自然酸化膜が除去され
た清浄な表面にした後、大気暴露することなく、半導体
膜を結晶化することが可能となる。
ッタリングによって非晶質半導体膜表面が極薄くエッチ
ングされ、付着している不純物と自然酸化膜が除去され
た清浄な表面にした後、大気暴露することなく、半導体
膜を結晶化することが可能となる。
【００４１】また、逆スパッタ処理室３２と結晶化室３
４を別室にすることにより、クロスコンタミを防ぐこと
ができる。
４を別室にすることにより、クロスコンタミを防ぐこと
ができる。
【００４２】なお、ここでは図３に示したように逆スパ
ッタ処理室、結晶化室、ローダ・アンローダともそれぞ
れ１つずつを備えた装置を例に説明したが、本実施形態
はそれに限るものではなく、複数の処理室やローダ・ア
ンローダを備えることにより、さらに生産性の高い装置
とすることも可能である。また、必ずしもすべての処理
室とローダ・アンローダを直線状に配置する必要はな
く、中心に搬送室を備えてその周囲に処理室を配置す
る、いわゆるクラスター構成も生産性が高く優れたもの
である。
ッタ処理室、結晶化室、ローダ・アンローダともそれぞ
れ１つずつを備えた装置を例に説明したが、本実施形態
はそれに限るものではなく、複数の処理室やローダ・ア
ンローダを備えることにより、さらに生産性の高い装置
とすることも可能である。また、必ずしもすべての処理
室とローダ・アンローダを直線状に配置する必要はな
く、中心に搬送室を備えてその周囲に処理室を配置す
る、いわゆるクラスター構成も生産性が高く優れたもの
である。
【００４３】また、逆スパッタ処理室の代わりに、例え
ばＣＤＥ等の表面をエッチングする手段を備えた処理室
を配置することももちろん可能である。
ばＣＤＥ等の表面をエッチングする手段を備えた処理室
を配置することももちろん可能である。
【００４４】以下、本実施形態で得られた多結晶シリコ
ン膜と、多結晶シリコンＴＦＴの優位性を示す結果につ
いて説明する。
ン膜と、多結晶シリコンＴＦＴの優位性を示す結果につ
いて説明する。
【００４５】図４に、本実施の形態で作製されたＴＦＴ
のチャネル領域４ｃに相当する多結晶シリコン膜中のＢ
（ボロン）濃度をＳＩＭＳで分析した結果を示す。実際
のＴＦＴのチャネル領域は数μｍ角程度の大きさで、小
さすぎてＳＩＭＳ分析に供せられないため、同じ基板上
に作り込んだ分析用パターンを用いて分析した。比較例
として、従来プロセスで作製した試料（即ち、結晶化前
に逆スパッタ処理のないもの）を同時に分析した。図４
において、縦軸は不純物としてのＢ濃度、横軸はゲート
絶縁膜表面からの深さを示す。深さ約０．１〜０．１５
の領域が多結晶シリコン膜、その前後がゲート絶縁膜と
アンダーコートの領域である。ゲート絶縁膜と多結晶シ
リコン膜の界面には、本実施形態、比較例とも同程度の
ボロンが検出されたが、多結晶シリコン膜中のボロン濃
度分布には両者に大きな違いが見られる。本実施形態の
ほうが、明らかに多結晶シリコン膜に含まれるボロンが
少なく、深さ方向にも入り込んでいない。一方、比較例
においては結晶化時にボロンが拡散したため、多量のボ
ロンが多結晶シリコン膜中に取り込まれたと考えられ
る。
のチャネル領域４ｃに相当する多結晶シリコン膜中のＢ
（ボロン）濃度をＳＩＭＳで分析した結果を示す。実際
のＴＦＴのチャネル領域は数μｍ角程度の大きさで、小
さすぎてＳＩＭＳ分析に供せられないため、同じ基板上
に作り込んだ分析用パターンを用いて分析した。比較例
として、従来プロセスで作製した試料（即ち、結晶化前
に逆スパッタ処理のないもの）を同時に分析した。図４
において、縦軸は不純物としてのＢ濃度、横軸はゲート
絶縁膜表面からの深さを示す。深さ約０．１〜０．１５
の領域が多結晶シリコン膜、その前後がゲート絶縁膜と
アンダーコートの領域である。ゲート絶縁膜と多結晶シ
リコン膜の界面には、本実施形態、比較例とも同程度の
ボロンが検出されたが、多結晶シリコン膜中のボロン濃
度分布には両者に大きな違いが見られる。本実施形態の
ほうが、明らかに多結晶シリコン膜に含まれるボロンが
少なく、深さ方向にも入り込んでいない。一方、比較例
においては結晶化時にボロンが拡散したため、多量のボ
ロンが多結晶シリコン膜中に取り込まれたと考えられ
る。
【００４６】図５に、本実施の形態で作製されたＴＦＴ
のＩ−Ｖ特性を示す。比較例として、従来プロセスで作
製したＴＦＴ（即ち、結晶化前に逆スパッタ処理のない
もの）を同時に測定した。測定したトランジスタはｎチ
ャネル型で、チャネル幅／長は各４μｍであった。グラ
フから明らかなように、本実施形態では閾値電圧が＋２
Ｖ程度の変動を示した。図４のようにボロンが多結晶シ
リコン膜中に取り込まれることによって、チャネル領域
がＰ型半導体の特性を持つようになり、Ｉ−Ｖ特性が正
方向へシフトしたと考えられる。これに対し、本実施の
形態で作製されたＴＦＴでは、そのようなＩ−Ｖ特性の
変動は見られなかった。
のＩ−Ｖ特性を示す。比較例として、従来プロセスで作
製したＴＦＴ（即ち、結晶化前に逆スパッタ処理のない
もの）を同時に測定した。測定したトランジスタはｎチ
ャネル型で、チャネル幅／長は各４μｍであった。グラ
フから明らかなように、本実施形態では閾値電圧が＋２
Ｖ程度の変動を示した。図４のようにボロンが多結晶シ
リコン膜中に取り込まれることによって、チャネル領域
がＰ型半導体の特性を持つようになり、Ｉ−Ｖ特性が正
方向へシフトしたと考えられる。これに対し、本実施の
形態で作製されたＴＦＴでは、そのようなＩ−Ｖ特性の
変動は見られなかった。
【００４７】
【発明の効果】以上説明を行なってきたように本発明に
よれば、非晶質半導体膜表面が汚染されたり、自然酸化
膜が形成される恐れがなく、結晶化処理を行うことがで
きる。よって、膜中に含まれる不純物が極めて少ない、
かつ結晶性に優れた多結晶半導体膜を形成できる。さら
にＴＦＴにおいては、チャネル領域に含まれるボロン等
の不純物を少なくできるため、閾値電圧が変動したり、
オン電流が低下したりするなどの特性劣化を引き起こす
ことはない。
よれば、非晶質半導体膜表面が汚染されたり、自然酸化
膜が形成される恐れがなく、結晶化処理を行うことがで
きる。よって、膜中に含まれる不純物が極めて少ない、
かつ結晶性に優れた多結晶半導体膜を形成できる。さら
にＴＦＴにおいては、チャネル領域に含まれるボロン等
の不純物を少なくできるため、閾値電圧が変動したり、
オン電流が低下したりするなどの特性劣化を引き起こす
ことはない。
【００４８】また、本発明の多結晶半導体膜形成装置を
用いると、結晶化工程において不純物や酸化物が取りこ
まれることなく、多結晶半導体膜、及び多結晶半導体Ｔ
ＦＴを製造することができる。
用いると、結晶化工程において不純物や酸化物が取りこ
まれることなく、多結晶半導体膜、及び多結晶半導体Ｔ
ＦＴを製造することができる。
【図１】本発明における多結晶半導体ＴＦＴの一実施形
態を模式的に示した断面図
態を模式的に示した断面図
【図２】本発明における多結晶半導体ＴＦＴの製造方法
の一実施形態を説明する主要工程の模式断面図
の一実施形態を説明する主要工程の模式断面図
【図３】本発明における多結晶半導体膜形成装置の一実
施形態の構成を示す概念図
施形態の構成を示す概念図
【図４】本発明の一実施形態で形成された多結晶半導体
膜と、従来例の多結晶半導体膜とを分析した結果を比較
した図
膜と、従来例の多結晶半導体膜とを分析した結果を比較
した図
【図５】本発明の一実施形態で製造されたＴＦＴと従来
例のＴＦＴの特性を比較したグラフ
例のＴＦＴの特性を比較したグラフ
【図６】従来のＴＦＴ構造を示した模式断面図
【図７】従来のＴＦＴ製造方法の主要工程を示した模式
断面図
断面図
１ 基板 ２ アンダーコート ３ 非晶質シリコン膜 ４ 多結晶シリコン膜 ４ａ，４ｂ ソース領域及びドレイン領域 ４ｃ チャネル領域 ５ ゲート絶縁膜 ６ ゲート電極 ７ 層間絶縁膜 ８ ソース・ドレイン電極 ３１ ローダ ３２ 逆スパッタ処理室 ３３ 搬送室 ３４ 結晶化室 ３５ アンローダ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F052 AA02 AA11 BB07 CA10 DA02 DB02 EA15 JA01 5F110 CC02 DD02 DD13 EE03 EE04 FF02 FF30 GG02 GG13 GG25 GG47 HJ01 HJ12 HL03 HL04 HL23 NN02 NN23 NN35 PP01 PP03 PP31 PP35 QQ09 QQ11
Claims (15)
- 【請求項１】基板上に形成された非晶質半導体膜に結晶
化処理を施す多結晶半導体膜の形成方法において、真空
中で前記非晶質半導体膜表面をエッチング処理した後、
大気にさらすことなく前記結晶化処理を行うことを特徴
とする多結晶半導体膜の形成方法。 - 【請求項２】前記非晶質半導体膜表面をエッチング処理
する手段が逆スパッタ処理であることを特徴とする請求
項１に記載の多結晶半導体膜の形成方法。 - 【請求項３】前記逆スパッタ処理には、Ａｒ、Ｋｒ、Ｘ
ｅのうちのいずれかのガスを用いることを特徴とする請
求項２に記載の多結晶半導体膜の形成方法。 - 【請求項４】前記非晶質半導体膜表面のエッチング処理
と前記結晶化処理とを異なる処理室で行うことを特徴と
する請求項１に記載の多結晶半導体膜の形成方法。 - 【請求項５】前記結晶化処理がレーザアニールであるこ
とを特徴とする請求項１に記載の多結晶半導体膜の形成
方法。 - 【請求項６】前記半導体膜がシリコン膜、もしくはシリ
コンを主成分とする膜であることを特徴とする請求項１
に記載の多結晶半導体膜の形成方法。 - 【請求項７】基板上に半導体活性層として多結晶半導体
膜を備えた多結晶半導体薄膜トランジスタの製造方法に
おいて、基板上に非晶質半導体膜を堆積する工程と、前
記非晶質半導体膜表面をエッチング処理する工程と、そ
の後大気にさらすことなく、結晶化処理を行う工程と、
を備えたことを特徴とする多結晶半導体薄膜トランジス
タの製造方法。 - 【請求項８】前記非晶質半導体膜表面をエッチング処理
する手段が逆スパッタ処理であることを特徴とする請求
項７に記載の多結晶半導体薄膜トランジスタの製造方
法。 - 【請求項９】前記逆スパッタ処理には、Ａｒ、Ｋｒ、Ｘ
ｅのうちのいずれかのガスを用いることを特徴とする請
求項７に記載の多結晶半導体薄膜トランジスタの製造方
法。 - 【請求項１０】前記非晶質半導体膜表面のエッチング処
理と前記結晶化処理とを異なる処理室で行うことを特徴
とする請求項７に記載の多結晶半導体薄膜トランジスタ
の製造方法。 - 【請求項１１】前記結晶化処理がレーザアニールである
ことを特徴とする請求項７に記載の多結晶半導体薄膜ト
ランジスタの製造方法。 - 【請求項１２】前記半導体膜がシリコン膜、もしくはシ
リコンを主成分とする膜であることを特徴とする請求項
７に記載の多結晶半導体薄膜トランジスタの製造方法。 - 【請求項１３】基板上に形成された非晶質半導体膜表面
をエッチング処理するエッチング処理室と、前記非晶質
半導体膜に結晶化処理を施す結晶化室と、前記エッチン
グ処理室から前記結晶化室へ前記基板を搬送する搬送手
段とを備え、前記エッチング処理室と前記結晶化室とを
真空を維持して接続したことを特徴とする多結晶半導体
膜の形成装置。 - 【請求項１４】前記エッチング室処理室が、前記非晶質
半導体膜表面を逆スパッタ処理する逆スパッタ処理室で
あることを特徴とする請求項１３に記載の多結晶半導体
膜の形成装置。 - 【請求項１５】前記結晶化室が、前記非晶質半導体膜に
レーザビーム照射を行うレーザアニール室であることを
特徴とする請求項１３に記載の多結晶半導体膜の形成装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000120768A JP2001308007A (ja) | 2000-04-21 | 2000-04-21 | 多結晶半導体膜の形成方法、形成装置、及び多結晶半導体薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000120768A JP2001308007A (ja) | 2000-04-21 | 2000-04-21 | 多結晶半導体膜の形成方法、形成装置、及び多結晶半導体薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001308007A true JP2001308007A (ja) | 2001-11-02 |
Family
ID=18631523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000120768A Pending JP2001308007A (ja) | 2000-04-21 | 2000-04-21 | 多結晶半導体膜の形成方法、形成装置、及び多結晶半導体薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001308007A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101901838A (zh) * | 2009-05-29 | 2010-12-01 | 株式会社半导体能源研究所 | 半导体装置及该半导体装置的制造方法 |
-
2000
- 2000-04-21 JP JP2000120768A patent/JP2001308007A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101901838A (zh) * | 2009-05-29 | 2010-12-01 | 株式会社半导体能源研究所 | 半导体装置及该半导体装置的制造方法 |
| US9419113B2 (en) | 2009-05-29 | 2016-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20061109 |