JPS6134921A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6134921A JPS6134921A JP15396784A JP15396784A JPS6134921A JP S6134921 A JPS6134921 A JP S6134921A JP 15396784 A JP15396784 A JP 15396784A JP 15396784 A JP15396784 A JP 15396784A JP S6134921 A JPS6134921 A JP S6134921A
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- evacuated
- grown
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は特に微細構造の高速半導体装置を製造するのに
好適な半導体装置の製造方法に関する。
好適な半導体装置の製造方法に関する。
［先行技術とその問題点コ
半導体装置を微細するメリットはいろいろあるが、微細
構造の半導体装置を製造するには非常に困難が伴う。現
在工業的に用いられる微細加工の最少寸法はせいぜい２
μｍであり、平面寸法１μｍ以下の半導体装置を製造す
るためには、非常に高価な電子線リソグラフィーもしく
はＸ線リソグラフィーによるマスク合わせ工程を必要と
する。縦型静電誘導トランジスタや三次元デバイスのよ
うに縦方向の寸法精度は横方向の寸法に対し比較的制御
が簡単で、熱拡散深さの制御を用いれば、高価な電子線
リソグラフィーもしくはＸ線リソグラフィーを用いる必
要が無い。
構造の半導体装置を製造するには非常に困難が伴う。現
在工業的に用いられる微細加工の最少寸法はせいぜい２
μｍであり、平面寸法１μｍ以下の半導体装置を製造す
るためには、非常に高価な電子線リソグラフィーもしく
はＸ線リソグラフィーによるマスク合わせ工程を必要と
する。縦型静電誘導トランジスタや三次元デバイスのよ
うに縦方向の寸法精度は横方向の寸法に対し比較的制御
が簡単で、熱拡散深さの制御を用いれば、高価な電子線
リソグラフィーもしくはＸ線リソグラフィーを用いる必
要が無い。
しかしながら、熱拡散による制御はイオン注入し、その
後アニールするという工程を用いてもせいぜい０，３μ
ｍ程度であり、それ以下の制御は非常に困難である。後
述するようなｎ ” −ｎ ’−−Ｐ−ｉ −ｎ＋のよ
うな複雑なしかも微細な不純物プロファイルを熱拡散で
制御するにはほとんど不可能である。なぜなら、イオン
注入は現在、熱拡散に比べて低温で不純物を導入できる
という利点があるが、低温で打ち込んだだけでは電気的
に活性にならない。バイポーラトランジスタのエミッタ
領域や静電誘導トランジスタのソース領域等にはできる
だけ多くの不純物を導入し、できるだけエミッタ領域や
ソース領域の抵抗を下げることが、超高速デバイスの必
要とする条件であるが、単に不純物イオンを打ち込んだ
だけでは電気的に活性にならず、必ず高温でのアニール
が必要で、例えばＳｉに１５Ａｓ＋イオンを打ち込んだ
場合１０００℃、１０分程度のアニールが必要である。
後アニールするという工程を用いてもせいぜい０，３μ
ｍ程度であり、それ以下の制御は非常に困難である。後
述するようなｎ ” −ｎ ’−−Ｐ−ｉ −ｎ＋のよ
うな複雑なしかも微細な不純物プロファイルを熱拡散で
制御するにはほとんど不可能である。なぜなら、イオン
注入は現在、熱拡散に比べて低温で不純物を導入できる
という利点があるが、低温で打ち込んだだけでは電気的
に活性にならない。バイポーラトランジスタのエミッタ
領域や静電誘導トランジスタのソース領域等にはできる
だけ多くの不純物を導入し、できるだけエミッタ領域や
ソース領域の抵抗を下げることが、超高速デバイスの必
要とする条件であるが、単に不純物イオンを打ち込んだ
だけでは電気的に活性にならず、必ず高温でのアニール
が必要で、例えばＳｉに１５Ａｓ＋イオンを打ち込んだ
場合１０００℃、１０分程度のアニールが必要である。
１０００℃、１０分間のアニールは７ＧＡＳ＋イオンの
ある程度の活性化を図ることができるが、高速に加速し
たイオンを打ち込んだことによるダメージの除去にはま
だ不十分である。化合物半導体であるＧａＡｓに室温で
Ｓｅ＋イオンを打ち込ん込んだ場合は活性化しにくく、
同様に１０００℃程度によるアニールが必要であるが、
ＧａＡｓの場合、Ａｓが蒸発しやすいのでＡｓ圧を印加
しながらアニールする等の複雑な工程がさらに必要にな
り、通常１０００℃程度の高温でアニールすると表面が
荒れ、微細加工を要求されるデバイスには使用が困難に
なり、また、拡散層が不均一になり、耐圧が無くなり、
Ｐ−Ｎ接合の特性が極めて悪くなるなどの欠点がある。
ある程度の活性化を図ることができるが、高速に加速し
たイオンを打ち込んだことによるダメージの除去にはま
だ不十分である。化合物半導体であるＧａＡｓに室温で
Ｓｅ＋イオンを打ち込ん込んだ場合は活性化しにくく、
同様に１０００℃程度によるアニールが必要であるが、
ＧａＡｓの場合、Ａｓが蒸発しやすいのでＡｓ圧を印加
しながらアニールする等の複雑な工程がさらに必要にな
り、通常１０００℃程度の高温でアニールすると表面が
荒れ、微細加工を要求されるデバイスには使用が困難に
なり、また、拡散層が不均一になり、耐圧が無くなり、
Ｐ−Ｎ接合の特性が極めて悪くなるなどの欠点がある。
一方、超高真空中で蒸着することにより、結晶成長を行
なう分子線エピタキシー法（以下、ＭＢＥ法と呼ぶ）が
、超格子デバイス等縦型構造の半導体装置に適用されつ
つあるが、物理吸着を第一段階としているために結晶性
が悪く、結晶性を良くするためには、高温で成長する必
要があるという第１の欠点、および、蒸発量の制御で膜
厚制御しているため、原子層の精度で膜厚を制御するの
が困難であるという第２の欠点がある。また、化合物半
導体の場合には、化学量論的組成の制御が、各成分元素
を同時に蒸着しているため困難であるという第３の欠点
がある。
なう分子線エピタキシー法（以下、ＭＢＥ法と呼ぶ）が
、超格子デバイス等縦型構造の半導体装置に適用されつ
つあるが、物理吸着を第一段階としているために結晶性
が悪く、結晶性を良くするためには、高温で成長する必
要があるという第１の欠点、および、蒸発量の制御で膜
厚制御しているため、原子層の精度で膜厚を制御するの
が困難であるという第２の欠点がある。また、化合物半
導体の場合には、化学量論的組成の制御が、各成分元素
を同時に蒸着しているため困難であるという第３の欠点
がある。
これに対し、Ｔ、５ｕｎｔｏｌａらが、Ｕ、Ｓ、Ｐ、Ｎ
（１４０５８４３０（１９７７）で説明している原子層
エピタキシー法（以下、ＡＬＥ法と呼ぶ）は、ＭＢＥ法
を改良して半導体元素のそれぞれをパルス状に交互に供
給し、単原子層を基板に交互に付着させ、薄膜を原子層
ずつ成長させるもので、原子層の精度で膜厚を制御でき
、また、化学量論的組成の制御が比較的容易である利点
はあるが、ＭＢＥ法の延長であり、ＭＢＥと同様に。
（１４０５８４３０（１９７７）で説明している原子層
エピタキシー法（以下、ＡＬＥ法と呼ぶ）は、ＭＢＥ法
を改良して半導体元素のそれぞれをパルス状に交互に供
給し、単原子層を基板に交互に付着させ、薄膜を原子層
ずつ成長させるもので、原子層の精度で膜厚を制御でき
、また、化学量論的組成の制御が比較的容易である利点
はあるが、ＭＢＥ法の延長であり、ＭＢＥと同様に。
結晶性が良くない。また、成長した薄膜もＣｄＴｅ、Ｚ
ｎＴｅ等の■−■族化合物半導１体に限られ、現在超Ｌ
ＳＩ等の半導体装置の主力であるＳｉやＧａＡｓに関し
ては成功していない。このＡＬＥ法を改良して１分子層
を吸着し、表面での化学反応を利用した成長も試みられ
てはいるが、ＺｎＳの多結晶、Ｔａ ２０ ｓのアモル
ラアスの薄膜の成長であり、単結晶成長技術とはなって
いない。
ｎＴｅ等の■−■族化合物半導１体に限られ、現在超Ｌ
ＳＩ等の半導体装置の主力であるＳｉやＧａＡｓに関し
ては成功していない。このＡＬＥ法を改良して１分子層
を吸着し、表面での化学反応を利用した成長も試みられ
てはいるが、ＺｎＳの多結晶、Ｔａ ２０ ｓのアモル
ラアスの薄膜の成長であり、単結晶成長技術とはなって
いない。
このように、イオン注入を含めた熱拡散法やＭＢＥおよ
びＡＬＥ法では原子単位の精度を要求される複雑な不純
物プロファイルを有した単結晶による微細構造の高品質
な半導体装置が得られない欠点があった。
びＡＬＥ法では原子単位の精度を要求される複雑な不純
物プロファイルを有した単結晶による微細構造の高品質
な半導体装置が得られない欠点があった。
［発明の目的］
本発明は上記従来技術の欠点を除き、完全性の優れた単
結晶を分子層単位の寸法精度で成長させることにより、
微細構造の高品質な半導体装置が製造できる方法を提供
することを目的とする。
結晶を分子層単位の寸法精度で成長させることにより、
微細構造の高品質な半導体装置が製造できる方法を提供
することを目的とする。
［発明の概要］
このため本発明は、分子層単位の精度を要求されるほど
のエピタキシャル成長薄膜の結晶性は、基板の結晶性お
よび基板とエピタキシャル成長膜との界面の欠陥の影響
を非常に受けるため、所望のエピタキシャル成長する前
に、基板と同じ電導型でほぼ同程度の抵抗率のバッファ
ーエピタキシャル層を形成してから所望のエピタキシャ
ル成長を行ない、所望の結晶性を向上させた点を第１の
特徴とし、また、ｎ÷−ｎ−Ｐ−ｉ−ｎ＋槽構造の複雑
なエピタキシャル成長を同一の成長槽内で連続的に行な
い、それぞれの界面での欠陥の発生を防ぐと共に、その
結晶性を向上させ、半導体装置の性能を高めた点を第２
の特徴としている。
のエピタキシャル成長薄膜の結晶性は、基板の結晶性お
よび基板とエピタキシャル成長膜との界面の欠陥の影響
を非常に受けるため、所望のエピタキシャル成長する前
に、基板と同じ電導型でほぼ同程度の抵抗率のバッファ
ーエピタキシャル層を形成してから所望のエピタキシャ
ル成長を行ない、所望の結晶性を向上させた点を第１の
特徴とし、また、ｎ÷−ｎ−Ｐ−ｉ−ｎ＋槽構造の複雑
なエピタキシャル成長を同一の成長槽内で連続的に行な
い、それぞれの界面での欠陥の発生を防ぐと共に、その
結晶性を向上させ、半導体装置の性能を高めた点を第２
の特徴としている。
［発明の実施例］
第１図は本発明の一実施例に使用する結晶成長装置の一
例を示したもので、１はステンレス等の金属製の成長槽
、２はゲートバルブ、３は成長槽１内を超高真空に排気
するための排気装置、４は５ｉＨ２（ｌ１２（ジクロル
シラン）を供給するガス源、５はそのＳｉＨ２Ｃａ２と
化学反応するＨ２を供給するガス源、６はｎ型ドーパン
トガスＡｓ）Ｉ ｓ （アルシン）を供給するガス源、
７，８．９はそれらのガスを成長槽１内に導入あるいは
遮断するバルブ、１０，１１．１２はそれらのガスを基
板１３上に供給するノズル、１４は基板１３を保持する
サセプタ、１５は成長槽１内の真空度を測る圧力計であ
る。１６は赤外線ランプ、１７は楕円状の反射鏡、１８
は石英ガラスである。１９は光学系、２０は水銀ランプ
、重水素ランプ、 Ｘｅランプ、エキシマレーザ、 Ａ
ｒレーザ等の光源である。
例を示したもので、１はステンレス等の金属製の成長槽
、２はゲートバルブ、３は成長槽１内を超高真空に排気
するための排気装置、４は５ｉＨ２（ｌ１２（ジクロル
シラン）を供給するガス源、５はそのＳｉＨ２Ｃａ２と
化学反応するＨ２を供給するガス源、６はｎ型ドーパン
トガスＡｓ）Ｉ ｓ （アルシン）を供給するガス源、
７，８．９はそれらのガスを成長槽１内に導入あるいは
遮断するバルブ、１０，１１．１２はそれらのガスを基
板１３上に供給するノズル、１４は基板１３を保持する
サセプタ、１５は成長槽１内の真空度を測る圧力計であ
る。１６は赤外線ランプ、１７は楕円状の反射鏡、１８
は石英ガラスである。１９は光学系、２０は水銀ランプ
、重水素ランプ、 Ｘｅランプ、エキシマレーザ、 Ａ
ｒレーザ等の光源である。
この構成で、Ｓｉ単結晶の成長は以下のように行なう。
即ち、基板１３をサセプタ１４上に設置し、成長槽１内
を真空度１Ｏ−７Ｐａ（パスカル）以下に排気する。し
かる後に、赤外線ランプ１６により基板１３を８００℃
に加熱する。バルブ７と９を開け、Ｓｉを含んだガス状
分子５ｉＨ２Ｃｆ１２４とＳｉに対するｎ形ドーパント
であるＡｓを含んだガス状分子ＡｓＨ３６を同時にノズ
ル１０と１２より導入する。このとき成長槽１内の圧力
が１Ｏ−１〜１Ｏ−４になる範囲で、ガスを０．５〜５
０秒間導入する。その後、ノズル７と９を閉じ、成長槽
１内を真空排気する。次に、バルブ８を開け、Ｈ２ガス
５をノズル１１より１０”−２−１０−４Ｐａの圧力で
１〜２５秒間導入する。しかる後、バルブ８を閉じ成長
槽１内を真空排気する。これにより、基板１３上にはＳ
ｉの単結晶が一層形成される。このサイクルを繰り返す
ことにより所望の厚さのｎ形Ｓ１単結晶層が単分子層の
寸法精度で形成できる。
を真空度１Ｏ−７Ｐａ（パスカル）以下に排気する。し
かる後に、赤外線ランプ１６により基板１３を８００℃
に加熱する。バルブ７と９を開け、Ｓｉを含んだガス状
分子５ｉＨ２Ｃｆ１２４とＳｉに対するｎ形ドーパント
であるＡｓを含んだガス状分子ＡｓＨ３６を同時にノズ
ル１０と１２より導入する。このとき成長槽１内の圧力
が１Ｏ−１〜１Ｏ−４になる範囲で、ガスを０．５〜５
０秒間導入する。その後、ノズル７と９を閉じ、成長槽
１内を真空排気する。次に、バルブ８を開け、Ｈ２ガス
５をノズル１１より１０”−２−１０−４Ｐａの圧力で
１〜２５秒間導入する。しかる後、バルブ８を閉じ成長
槽１内を真空排気する。これにより、基板１３上にはＳ
ｉの単結晶が一層形成される。このサイクルを繰り返す
ことにより所望の厚さのｎ形Ｓ１単結晶層が単分子層の
寸法精度で形成できる。
このような単結晶成長法゛を以後ＭＬ／Ｅ法と呼ぶ。
一方、上記の結晶成長サイクルを実行するに際して光源
２０より光学系１９を介して基板１３上に紫外光を照射
する。すると、紫外光を照射しない場合に比べて結晶の
成長が促進され、基板温度を下げることかできるように
なる。この光を照射しながら単結晶成長法を以下、ＰＭ
ＬＥ法と呼ぶ。
２０より光学系１９を介して基板１３上に紫外光を照射
する。すると、紫外光を照射しない場合に比べて結晶の
成長が促進され、基板温度を下げることかできるように
なる。この光を照射しながら単結晶成長法を以下、ＰＭ
ＬＥ法と呼ぶ。
このような単結晶成長法を用いてＳｉの縦形ＵＭＯ５−
５ＩＴを製造する本発明の一実施例の方法を第２図を参
照して説明する。まず、同図（ａ）に示すようにドレイ
ンとなる０、０１Ω印程度の低比抵抗のＮ形シリコン１
０１上に３ｉＨ２ＣＱ２とＨ２）および、ドーパントガ
スとしてＡｓＨｓを用いたＰＭＬＥ法により８００℃で
０．０１ΩｃｍのＮ形シリコン層１０２を０．３μｍ成
長する。続いて、同図（ｂ）に示すようにＰＭＬＥ法に
より、２００〜１０００ΩｃａｎのＮ形シリコン層１０
３を帆２μｒｎ、ドーパントガスを用いないで７５０°
Ｃで成長させる。さらに続いてドーパントガスＢ ２
Ｈ６を用いてＰＭＬＥ法により０．０５ΩｃｍのＰ形シ
リコン層１０４を７５０℃、で０．０８μｍ、続いて２
種類のＮ形ドーパントガスＡｓＨ３とＰＨ３の周期的導
入によるＰＭＬＥ法により０．００２Ω口のソースとな
るＮ形シリコン層１０５を７２０℃で０．３μｍ成長さ
せる。
５ＩＴを製造する本発明の一実施例の方法を第２図を参
照して説明する。まず、同図（ａ）に示すようにドレイ
ンとなる０、０１Ω印程度の低比抵抗のＮ形シリコン１
０１上に３ｉＨ２ＣＱ２とＨ２）および、ドーパントガ
スとしてＡｓＨｓを用いたＰＭＬＥ法により８００℃で
０．０１ΩｃｍのＮ形シリコン層１０２を０．３μｍ成
長する。続いて、同図（ｂ）に示すようにＰＭＬＥ法に
より、２００〜１０００ΩｃａｎのＮ形シリコン層１０
３を帆２μｒｎ、ドーパントガスを用いないで７５０°
Ｃで成長させる。さらに続いてドーパントガスＢ ２
Ｈ６を用いてＰＭＬＥ法により０．０５ΩｃｍのＰ形シ
リコン層１０４を７５０℃、で０．０８μｍ、続いて２
種類のＮ形ドーパントガスＡｓＨ３とＰＨ３の周期的導
入によるＰＭＬＥ法により０．００２Ω口のソースとな
るＮ形シリコン層１０５を７２０℃で０．３μｍ成長さ
せる。
以上のように同一チャンバー内で、８００℃以下の低温
で、ｎ十層１０２）ｎ一層１０３．２層１０４． ｎ十
層１０５が連続的に成長される。続いて、当業者周知の
フォトレジスト塗布によるリソグラフィ技術により、フ
ォトレジス１−マスクをしてＳｉをエツチングして同図
（ｃ）に示すように開孔部Ａを形成する。
で、ｎ十層１０２）ｎ一層１０３．２層１０４． ｎ十
層１０５が連続的に成長される。続いて、当業者周知の
フォトレジスト塗布によるリソグラフィ技術により、フ
ォトレジス１−マスクをしてＳｉをエツチングして同図
（ｃ）に示すように開孔部Ａを形成する。
開孔部Ａの深さは図示したよりも深くｎ＋層１０２まで
もしくは基板１０１まで達して良い。Ｓ］エツチングは
ＣＣΩ２Ｆ２もしくはＰＣＱｓによるプラズマエッチで
も良いが望ましくは光エッチが良い。続いて、同図（ｄ
）に示すように８００°Ｃでゲート酸化膜１０６を１０
ｎｍの厚みに形成し、さらにＣＶＤ法により６００°Ｃ
でＡｓをドープした多結晶シリコン１０７を３５Ｏｒ＋
ｍ形成する。続いて、同図（ｅ）に示すように通常のり
ソグラフィ技術およびドライエツチング技術により、ゲ
ート電極となる部分のみの多結晶シリコン１０７を残し
、他は除去する。続いて、同図（ｆ）に示すように３５
０℃で５１０２膜１０８を３５０ｎｍＣＶＤ シ、同図
（ｇ）に示すように、ソースコンタクトホールＢ開孔後
、ＡＱを真空蒸着し、同図（ｈ）に示すようにソース電
極部１１０およびドレイン電極部１１１を形成すること
により、 ０ＭＯ５−５ＩＴが完成する。
もしくは基板１０１まで達して良い。Ｓ］エツチングは
ＣＣΩ２Ｆ２もしくはＰＣＱｓによるプラズマエッチで
も良いが望ましくは光エッチが良い。続いて、同図（ｄ
）に示すように８００°Ｃでゲート酸化膜１０６を１０
ｎｍの厚みに形成し、さらにＣＶＤ法により６００°Ｃ
でＡｓをドープした多結晶シリコン１０７を３５Ｏｒ＋
ｍ形成する。続いて、同図（ｅ）に示すように通常のり
ソグラフィ技術およびドライエツチング技術により、ゲ
ート電極となる部分のみの多結晶シリコン１０７を残し
、他は除去する。続いて、同図（ｆ）に示すように３５
０℃で５１０２膜１０８を３５０ｎｍＣＶＤ シ、同図
（ｇ）に示すように、ソースコンタクトホールＢ開孔後
、ＡＱを真空蒸着し、同図（ｈ）に示すようにソース電
極部１１０およびドレイン電極部１１１を形成すること
により、 ０ＭＯ５−５ＩＴが完成する。
なお、ｎ”−！１０３のＰＭＬＥを省略しても良い。こ
の場合、１０３層を省略した場合、ｎ＋層の上に直接ｐ
［１０４が形成されるので、基板の結晶性の問題が解決
されればバッファーエピタキシャル成長層を省略するこ
とも可能であるが望ましくは無い。また、第３図に示す
ように１層１０４とｎ＋層］０５の間に、ｎ一層１０４
′ をＰ Ｍ Ｌ Ｈで形成すれば、ソース接合容量が
減少してさらに良い。
の場合、１０３層を省略した場合、ｎ＋層の上に直接ｐ
［１０４が形成されるので、基板の結晶性の問題が解決
されればバッファーエピタキシャル成長層を省略するこ
とも可能であるが望ましくは無い。また、第３図に示す
ように１層１０４とｎ＋層］０５の間に、ｎ一層１０４
′ をＰ Ｍ Ｌ Ｈで形成すれば、ソース接合容量が
減少してさらに良い。
また、第４図に示すように閉孔部ＡはＶ形でも良いこと
は勿論である。
は勿論である。
また、第２図ではゲート電極１０７としてＡｓをドープ
した多結晶シリコンで説明したが、Ｗ（タングステン）
やＭ ｏ （モリブデン）のような高融点金属の方がゲ
ートの低抗が小さくなり望ましい。
した多結晶シリコンで説明したが、Ｗ（タングステン）
やＭ ｏ （モリブデン）のような高融点金属の方がゲ
ートの低抗が小さくなり望ましい。
ところで、 ＭＬＩＥ法はＭＢＥ法やＭＬＥ法と異なり
、選択エビ成長が可能である特徴を有する。
、選択エビ成長が可能である特徴を有する。
第５図はこの選択ＭＬＥ法による０ＭＯ５−ＳＩＴを製
造する場合の工程を示したものである。ｎ子基板１０１
上にＳｉ０２膜１４１とＳｉＮ膜１４２をＣＶＤ法で形
成した後、通常のフォトリングラフィ技術およびエツチ
ング技術により、第５図（ａ）に示すように、選択成長
用のマスク材を形成する。その後、同図（ｂ）に示すよ
うに、第１図と同様に肛Ｅ法により、１０２〜１０５の
同層を連続的に形成する。同図（ｃ）は、゛マスク材の
ＳｉＮ膜１４２）Ｓｉ０２１模１４］およびＳ１層１１
５，１１４，１．１３をエツチングしてＵ溝を形成した
断面を示している。その後は、前述した第２図と同様な
工程で。
造する場合の工程を示したものである。ｎ子基板１０１
上にＳｉ０２膜１４１とＳｉＮ膜１４２をＣＶＤ法で形
成した後、通常のフォトリングラフィ技術およびエツチ
ング技術により、第５図（ａ）に示すように、選択成長
用のマスク材を形成する。その後、同図（ｂ）に示すよ
うに、第１図と同様に肛Ｅ法により、１０２〜１０５の
同層を連続的に形成する。同図（ｃ）は、゛マスク材の
ＳｉＮ膜１４２）Ｓｉ０２１模１４］およびＳ１層１１
５，１１４，１．１３をエツチングしてＵ溝を形成した
断面を示している。その後は、前述した第２図と同様な
工程で。
同図（ｄ）に示す、０ＭＯ５−ＳＩＴが完成する。選択
エビのマスク材としては前記のＳｉＮ膜とＳｉ０２膜の
複合膜で無くても良（，５ｉ０２膜のみもしくはＳｉＮ
膜のみでも良＜、Ａｎ ２０３等の他の材料でも良いの
は勿論である。
エビのマスク材としては前記のＳｉＮ膜とＳｉ０２膜の
複合膜で無くても良（，５ｉ０２膜のみもしくはＳｉＮ
膜のみでも良＜、Ａｎ ２０３等の他の材料でも良いの
は勿論である。
第６図（ａ）〜（ｃ）は本発明による集積回路製造法の
一例を示すものである。同図（ａ）はＰ基板１５１の表
面にｎ中領域１５２が形成され、さらに、選択成長用マ
スク材のＳｉＮ膜１４２とＳ］０２膜１４１が形成され
た断面を示す。同図（ｂ）は１４２．１／＋１をマスク
材としてＭＬＥ法により、ｎ ＋［１０２，ｎ一層１０
３．９層１０４、ｎ＋層１０５が連続的に形成した断面
、同図（ｃ）は完成図である。
一例を示すものである。同図（ａ）はＰ基板１５１の表
面にｎ中領域１５２が形成され、さらに、選択成長用マ
スク材のＳｉＮ膜１４２とＳ］０２膜１４１が形成され
た断面を示す。同図（ｂ）は１４２．１／＋１をマスク
材としてＭＬＥ法により、ｎ ＋［１０２，ｎ一層１０
３．９層１０４、ｎ＋層１０５が連続的に形成した断面
、同図（ｃ）は完成図である。
第７図（ａ）〜（ｃ）は本発明によるバイポーラトラン
ジスタの製造法の一例を示す。第２図（ａ）および（ｂ
）と同様な工程でｎ＋層１０２）ｎ一層１０３、Ｐベー
スＮ１０４、ｎ＋エミッタ層１０５をＭＬＥ法で形成す
る。次いで、第７図（ａ）に示すように１表面の一部を
Ｐベース層１０４まで達する切り込み部１６０を形成し
、その後Ｓｉ０２膜１６１をＣＶＤ法により形成し、ベ
ースコンタクトホールを開ける。その後、Ｂをドープし
た多結晶シリコン１６２をＣＶＤ法により形成し、フォ
トリングラフィ技術およびエツチング技術によりベース
電極部を形成した断面が同図（ｂ）である。さらに、エ
ミッタコンタク１−ホールを開け、ＡＱを蒸着し、フォ
トリソグラフィでＡＱをエツチングすれば、同図（ｃ）
に示すようなバイポーラトランジスタが得られる。
ジスタの製造法の一例を示す。第２図（ａ）および（ｂ
）と同様な工程でｎ＋層１０２）ｎ一層１０３、Ｐベー
スＮ１０４、ｎ＋エミッタ層１０５をＭＬＥ法で形成す
る。次いで、第７図（ａ）に示すように１表面の一部を
Ｐベース層１０４まで達する切り込み部１６０を形成し
、その後Ｓｉ０２膜１６１をＣＶＤ法により形成し、ベ
ースコンタクトホールを開ける。その後、Ｂをドープし
た多結晶シリコン１６２をＣＶＤ法により形成し、フォ
トリングラフィ技術およびエツチング技術によりベース
電極部を形成した断面が同図（ｂ）である。さらに、エ
ミッタコンタク１−ホールを開け、ＡＱを蒸着し、フォ
トリソグラフィでＡＱをエツチングすれば、同図（ｃ）
に示すようなバイポーラトランジスタが得られる。
尚、以上の例ではｒｌチャンネルＭＯ５−ＳＩＴおよび
ｎｐｎバイポーラトランジスタについて説明したが導電
型を逆にしてＰチャンネルでも良く、ｐｎｐバイポーラ
トランジスタでも良いことは勿論である。
ｎｐｎバイポーラトランジスタについて説明したが導電
型を逆にしてＰチャンネルでも良く、ｐｎｐバイポーラ
トランジスタでも良いことは勿論である。
また、Ｓｉデバイスに限らず、ＧｅもしくはＧａＡｓ等
の化合物半導体でも良いことも勿論であり、特にＧａＡ
ｓの場合、第２図の酸化膜１０６に相当する部分をＧａ
、Ａｓよりも禁止帯幅の大きなＡ ｎ ＧａＡｓ層もし
くはＺｎ５ｅ層で形成すれば絶縁ゲート型ＳＩ丁が製造
できる。また、第７図で１０１〜１０４をＧａＡｓ、１
．０５をＧａＡｓ以外で形成すれば、周知のへテロ接合
バイポーラトランジスタをさらに微細化した構造が実現
できる。
の化合物半導体でも良いことも勿論であり、特にＧａＡ
ｓの場合、第２図の酸化膜１０６に相当する部分をＧａ
、Ａｓよりも禁止帯幅の大きなＡ ｎ ＧａＡｓ層もし
くはＺｎ５ｅ層で形成すれば絶縁ゲート型ＳＩ丁が製造
できる。また、第７図で１０１〜１０４をＧａＡｓ、１
．０５をＧａＡｓ以外で形成すれば、周知のへテロ接合
バイポーラトランジスタをさらに微細化した構造が実現
できる。
更に、上述のＳｉ、Ｇｅ、ＧａＡｓ以外の他の既知の元
素および化合物半導体物質を有利に使用できる。また、
ＡｓおよびＢはＳｉに対して好ましいドープ剤であるけ
れども、他の既知のＮ型およびＰ型ドープ剤をそれらに
対して代替することができるのは勿論である。また、説
明中の数値は一例であり、変更しても何らかまわない。
素および化合物半導体物質を有利に使用できる。また、
ＡｓおよびＢはＳｉに対して好ましいドープ剤であるけ
れども、他の既知のＮ型およびＰ型ドープ剤をそれらに
対して代替することができるのは勿論である。また、説
明中の数値は一例であり、変更しても何らかまわない。
［発明の効果］
以上のように本発明によれば、基板と同じ導電型の同じ
抵抗率のエピタキシャル成長を行なってから次々と所望
の構造の結晶成長層を形成させるようにしたので、特に
薄いエピタキシャル層成長時の基板の影響および基板と
成長層との界面の欠陥を除去することができ、また光照
射により、低温で連続エピタキシャル成長が可能なため
、微細かつ複雑な不純物プロファイルが実現でき、高品
質の半導体が形造できるようになる。
抵抗率のエピタキシャル成長を行なってから次々と所望
の構造の結晶成長層を形成させるようにしたので、特に
薄いエピタキシャル層成長時の基板の影響および基板と
成長層との界面の欠陥を除去することができ、また光照
射により、低温で連続エピタキシャル成長が可能なため
、微細かつ複雑な不純物プロファイルが実現でき、高品
質の半導体が形造できるようになる。
第１図は本発明の一実施例に係る結晶成長装置の構成図
、第２図〜第７図は第１図の装置を用いて製造される半
導体の製造過程説明図で、第２図（ａ）〜（ｈ）は０Ｍ
Ｏ３−ＳＩＴの製造過程説明図、第３図、第４図は他の
０ＭＯ３−ＳＩＴの構造説明図、第５図（ａ） 〜（ｄ
）は更に別の１１ＭＯ３−ＳＩＴ製造過程説明図、第６
図（ａ）〜（ｃ）は集積回路製造過程説明図、第７図（
ａ）〜（ｃ）はバイポーラトランジスタの製造過程説明
図である。 １・・・成長槽、２・・・ゲートバルブ、３・・・排気
装置、 ４，５．６・・・ガス源、７，８．９・・・バ
ルブ、１０゜１１．１２・・・ノズル、１３・・・基板
、１４・・・サセプタ。 １５・・・圧力計、１６・・・赤外線ランプ、１７・・
・反射鏡、１８・・・石英ガラス、１９・・・光学系、
２０・・・光源、１０１・・・Ｎ形シリコン、１０２・
Ｎ形シリコンバッファ層、１５２・・・ｎ十領域。 第１図 第２図 第３図 第４図 第５図 （ａ） 第６図 （ａ） （ｃ） Ｉり２ 第７図 （ａ） （ｃ）
、第２図〜第７図は第１図の装置を用いて製造される半
導体の製造過程説明図で、第２図（ａ）〜（ｈ）は０Ｍ
Ｏ３−ＳＩＴの製造過程説明図、第３図、第４図は他の
０ＭＯ３−ＳＩＴの構造説明図、第５図（ａ） 〜（ｄ
）は更に別の１１ＭＯ３−ＳＩＴ製造過程説明図、第６
図（ａ）〜（ｃ）は集積回路製造過程説明図、第７図（
ａ）〜（ｃ）はバイポーラトランジスタの製造過程説明
図である。 １・・・成長槽、２・・・ゲートバルブ、３・・・排気
装置、 ４，５．６・・・ガス源、７，８．９・・・バ
ルブ、１０゜１１．１２・・・ノズル、１３・・・基板
、１４・・・サセプタ。 １５・・・圧力計、１６・・・赤外線ランプ、１７・・
・反射鏡、１８・・・石英ガラス、１９・・・光学系、
２０・・・光源、１０１・・・Ｎ形シリコン、１０２・
Ｎ形シリコンバッファ層、１５２・・・ｎ十領域。 第１図 第２図 第３図 第４図 第５図 （ａ） 第６図 （ａ） （ｃ） Ｉり２ 第７図 （ａ） （ｃ）
Claims (3)
- （１）真空に排気する成長槽内に、少なくとも一種類は
結晶成分元素を含み、少なくとも二種類以上の分子のガ
スをそれぞれ交互に導入するサイクルを繰り返し、加熱
した半導体基板上に半導体単結晶を１サイクル毎に少な
くとも１分子層ずつエピタキシャル成長させることによ
り、半導体基板の一主面の少なくとも一部に形成された
第１導電型低抵抗の第１領域の表面に、同じ第１導電型
の第２領域を連続して形成することを特徴とする半導体
装置の製造方法。 - （２）特許請求の範囲第１項記載において、前記第１導
電型低抵抗の第２領域上にそれと比抵抗もしくは導電型
の少なくとも一方が異なる第３の半導体領域を形成する
半導体装置の製造方法。 - （３）特許請求の範囲第１項もしくは第２項のいずれか
の記載において、基板に光を照射する工程を少なくとも
一部に含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59153967A JPH0782990B2 (ja) | 1984-07-26 | 1984-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59153967A JPH0782990B2 (ja) | 1984-07-26 | 1984-07-26 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5037349A Division JP2660182B2 (ja) | 1993-02-03 | 1993-02-03 | ＧａＡｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6134921A true JPS6134921A (ja) | 1986-02-19 |
| JPH0782990B2 JPH0782990B2 (ja) | 1995-09-06 |
Family
ID=15573982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59153967A Expired - Lifetime JPH0782990B2 (ja) | 1984-07-26 | 1984-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782990B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229319A (en) * | 1989-11-30 | 1993-07-20 | Kabushiki Kaisha Toshiba | Method for producing compound semiconductors and apparatus therefor |
| JPH0697096A (ja) * | 1992-11-06 | 1994-04-08 | Res Dev Corp Of Japan | 化合物半導体単結晶薄膜の成長法 |
| JPH06112142A (ja) * | 1992-11-06 | 1994-04-22 | Res Dev Corp Of Japan | 超格子半導体装置の製造方法 |
| JPH06132239A (ja) * | 1993-02-03 | 1994-05-13 | Res Dev Corp Of Japan | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55130896A (en) * | 1979-02-28 | 1980-10-11 | Lohja Ab Oy | Method and device for growing compound thin membrane |
| JPS5898917A (ja) * | 1981-12-09 | 1983-06-13 | Seiko Epson Corp | 原子層エビタキシヤル装置 |
-
1984
- 1984-07-26 JP JP59153967A patent/JPH0782990B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55130896A (en) * | 1979-02-28 | 1980-10-11 | Lohja Ab Oy | Method and device for growing compound thin membrane |
| JPS5898917A (ja) * | 1981-12-09 | 1983-06-13 | Seiko Epson Corp | 原子層エビタキシヤル装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229319A (en) * | 1989-11-30 | 1993-07-20 | Kabushiki Kaisha Toshiba | Method for producing compound semiconductors and apparatus therefor |
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| JPH06112142A (ja) * | 1992-11-06 | 1994-04-22 | Res Dev Corp Of Japan | 超格子半導体装置の製造方法 |
| JP2567331B2 (ja) * | 1992-11-06 | 1996-12-25 | 新技術事業団 | 化合物半導体単結晶薄膜の成長法 |
| JPH06132239A (ja) * | 1993-02-03 | 1994-05-13 | Res Dev Corp Of Japan | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0782990B2 (ja) | 1995-09-06 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |