JP2660182B2 - ＧａＡｓ半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は特に単分子層単位の寸法
を有した微細構造の化合物半導体装置の製造方法に関
し、特に、半導体基板における化合物半導体固有の結晶
欠陥や、表面状態の欠陥を克服して高品質の化合物半導
体装置を製造する方法に関する。 【０００２】 【従来の技術】半導体装置を微細化するメリットはいろ
いろあるが、微細構造の半導体装置を製造するには非常
に困難が伴う。縦型静電誘導トランジスタや三次元デバ
イスのように縦方向の寸法精度は横方向の寸法に対し比
較的制御が簡単で、熱拡散深さの制御を用いれば、高価
な電子線リソグラフィーもしくはＸ線リソグラフィーを
用いる必要が無くなる。 【０００３】しかしながら、熱拡散による制御はイオン
注入し、その後アニールするという工程を用いてもせい
ぜい０．３μｍ程度であり、それ以下の制御は非常に困
難である。後述するようなｎ^＋−ｎ⁻−ｐ−ｉ−ｎ^＋の
ような多層構造による複雑でしかも微細な不純物プロフ
ァイルを熱拡散で制御するにはほとんど不可能である。
なぜなら、イオン注入は現在、熱拡散に比べて低温で不
純物を導入できるという利点があるが、低温で打ち込ん
だだけでは電気的に活性にならないからである。バイポ
ーラトランジスタのエミッタ領域や静電誘導トランジス
タのソース領域等にはできるだけ多くの不純物を導入
し、できるだけエミッタ領域やソース領域の抵抗を下げ
ることが、超高速デバイスの必要とする条件であるが、
単に不純物イオンを打ち込んだだけでは電気的に活性に
ならず、必ず高温でのアニールが必要で、例えばＳｉに
_７５Ａｓ^＋イオンを打ち込んだ場合１０００℃、１０分
程度のアニールが必要となる。１０００℃、１０分間の
アニールは_７５Ａｓ^＋イオンのある程度の活性化を図る
ことができるが、高速に加速したイオンを打ち込んだこ
とによるダメージの除去にはまだ不十分である。化合物
半導体であるＧａＡｓに室温でＳｅ^＋イオンを打ち込ん
だ場合は活性化しにくく、同様に１０００℃程度による
アニールが必要であるが、ＧａＡｓの場合、Ａｓが蒸発
しやすいのでＡｓ圧を印加しながらアニールする等の複
雑な工程が更に必要になり、このような工程を追加して
も通常１０００℃程度の高温でアニールすると表面が荒
れ、微細加工を要求されるデバイスには使用が困難にな
り、また、拡散層が不均一になり、耐圧が悪くなり、Ｐ
−Ｎ接合の特性が極めて悪くなるなどの欠点がある。 【０００４】一方、超高真空中で蒸着することにより、
結晶成長を行なう分子線エピタキシー法（以下、ＭＢＥ
法と呼ぶ）が、超格子デバイス等縦型構造の半導体装置
に適用されつつあるが、物理吸着を第一段階としている
ために結晶性が悪く、結晶性を良くするためには、高温
で成長する必要があるという第１の欠点、および、蒸発
量の制御で膜厚制御しているため、原子層の精度で膜厚
を制御するのが困難であるという第２の欠点がある。ま
た、化合物半導体の場合には、化学量論的組成の制御
が、各成分元素を同時に蒸着しているため困難であると
いう第３の欠点がある。 【０００５】これに対し、Ｔ．Ｓｕｎｔｏｌａが、特開
昭５１−７７５８９号公報で説明している原子層エピタ
キシー法（以下、ＡＬＥ法と呼ぶ）は、ＭＢＥ法を改良
して半導体元素のそれぞれをパルス状に交互に供給し、
基板に交互に付着させ、原子層に近い精度で膜厚を制御
でき、また、化学量論的組成の制御が比較的容易である
利点はあるが、ＭＢＥ法の延長であり、ＭＢＥと同様
に、結晶性が良くない。また、同書第４頁右下欄第１５
行目〜第１８行目に記載のように、現在超ＬＳＩ等の半
導体装置の主力であるＳｉのような元素半導体は原理的
に成長不可能である。特開昭５５−１３０８９６号公報
および日経エレクトロニクス（１９８１年１１月９日
号）第８６頁〜９１頁にはこのＡＬＥ法を改良して、分
子層を吸着し、表面での化学反応を利用したＡＬＥ法が
示されてはいるが、ＺｎＳの多結晶、Ｔａ_２Ｏ_５のアモ
ルファスの薄膜の成長であり、単結晶成長技術とはなっ
ていないため、高精度の高再現性が要求される半導体デ
バイスの製造方法としての適用が困難である欠点があっ
た。 【０００６】半導体産業の今日の発展はまさに単結晶技
術を基礎としているためであると言って良い。化学反応
を利用したＡＬＥ法においては、特開昭５５−１３０８
９６号公報に記載のようにキャリアガス等の不活性ガス
を用いてガス相拡散バリアを用いないと、交換表面反応
の反応工程の分離が出来ず、ＡＬＥ法の長所を消してし
まう欠点がある。 【０００７】また特開昭５５−１３０８９６号公報等に
記載されたＡＬＥ法においてはＧａＣｌ_３やＴＭＧとい
った蒸気圧の低い原料ガスを成長槽内に矩形パルス状の
圧力特性で導入して、交換表面反応を実現できないた
め、ＩＩＩ−Ｖ族化合物半導体が成長できない本質的な
欠点がある。かろうじて成長できるＩＩ−ＶＩ族化合物
半導体も交換表面反応が不十分で、１サイクル当り１／
３分子層といった小さな値しか実現できず、自己停止機
構による成長とはならない欠点がある。 【０００８】このように、イオン注入を含めた熱拡散法
やＭＢＥおよびＡＬＥ法では確実に１分子層単位の成長
精度を要求される複雑な不純物プロファイルを有した単
結晶による微細構造の高品質な半導体装置が得られない
欠点があった。 【０００９】更に、基板もしくは成長しようとする下層
領域の表面状態が悪い場合あるいは基板表面に０．５〜
３ｎｍの薄い自然酸化膜が形成されている場合、初期の
ガス導入サイクルにおいて結晶が成長しない不都合が生
じ、後述するＭＬＥ法のガス導入サイクル数の計測に誤
差が生じ、本来のＭＬＥ法の膜厚制御性が発揮されない
欠点があった（ＭＬＥ法とは、図１を用いて後述する
が、分子層エピタキシャル成長（Ｍｏｌｅｃｕｌａｒ
Ｌａｙｅｒ Ｅｐｉｔａｘｙ）法の略称である）。特
に、ＧａＡｓのような化合物半導体の場合は硫酸（Ｈ_２
ＳＯ_４）等により表面が激しくエッチングされるため、
Ｓｉのように強酸中で基板の表面洗浄ができない欠点を
内在している。したがってＧａＡｓの表面の洗浄度はＳ
ｉに比べて極めて悪い問題点があった。また機械的強度
もＧａＡｓのようなＩＩＩ−Ｖ賊化合物半導体は弱く、
超音波洗浄の超音波のパワーを高くすると基板が割れて
しまうので、十分な表面洗浄ができない欠点があった。
更にＳｉの場合は１０００℃以上で数分、超高真空中の
加熱を行なうと、表面の自然酸化膜が除去できるが、Ｇ
ａＡｓの場合は６００℃以上での加熱によりＡｓが真空
中に飛び出し、その結果Ｇａが過剰となり表面にＧａが
ボール状に飛び出して来るので、真空中での加熱による
自然酸化膜は困難であるという問題があった。Ａｓが飛
び出す量は激しいので、基板の重量測定によっても観測
できる程度のものである。 【００１０】更に分子層単位の超薄膜を成長しているの
で、基板に欠陥が含まれていたり、基板と成長層界面に
欠陥が生じると、これらの欠陥がＭＬＥ成長層にまで引
き継がれ、成長層の移動度が低下したりリーク電流の原
因になる欠点があった。特に、現在の技術レベルでは化
合物半導体の結晶性はＳｉに比べて極めて悪く、欠陥密
度等はＳｉより１桁〜２桁多い。したがって分子層オー
ダーの薄膜の成長においては、基板の欠陥の影響は容易
に成長層に及ぶので、良質な化合物半導体の薄膜は得ら
れないという問題があった。更にこの上、前述したよう
に基板の表面の洗浄等も十分にできないので、化合物半
導体の分子層オーダーの成長は極めて再現性に乏しく、
かつ困難であった。更に、半導体装置の製造方法におい
ては、複雑な種々の工程が組み合わさり行なわれるの
で、分子層オーダーの成長の前に高温の工程が必要な場
合があり、蒸気圧成分の高い一方の元素が基板表面から
飛び出してしまい基板表面が荒れ、結晶性が悪くなると
いう化合物半導体の半導体装置製造プロセス特有の問題
点があった。 【００１１】 【発明が解決しようとする課題】本発明は上記従来技術
の欠点を除き、完全性の優れた化合物半導体の単結晶を
分子層単位の寸法精度で成功させることにより、微細構
造で、しかも高品質な化合物半導体装置が製造できる方
法を提供することを目的とする。 【００１２】本発明の別の目的は基板とエピタキシャル
成長層界面の欠陥の少ない高品質な化合物半導体装置の
製造方法を提供することである。 【００１３】本発明の更に別の目的は、基板表面の汚染
や自然酸化膜の除去が不十分であることに起因して、Ｍ
ＬＥ法のガス導入サイクルの初期のサイクルにおいて成
長しない不都合が生じても、本質的に化合物半導体装置
の構造に影響を与えないバッファー層を成長してから、
重要な寸法の多層構造を成長することにより、正確に分
子層数で設計できる超高速半導体装置の製造方法を提供
することである。 【００１４】本発明の更に別の目的は、化合物半導体特
有の基板の結晶欠陥や基板成長層界面の欠陥が半導体装
置の動作に影響を与えない化合物半導体装置の製造方法
を提供することである。 【００１５】 【課題を解決するための手段】このため本発明は、Ｇａ
Ａｓ半導体基板の表面に選択成長用のマスク材を形成
し、マスク材の窓部として露出させたＧａＡｓ半導体基
板の少なくとも一部に、第１導電型高不純物密度の第１
の半導体領域を形成する第１の工程と、ＧａＡｓ半導体
基板を成長槽内に配置し、分子層エピタキシャル成長法
により、ＧａＡｓ半導体の成分元素をそれぞれ含む少な
くとも２種類の活性な原料ガスを１０ ^−１ 〜１０ ^−４ Ｐ
ａなる圧力範囲でＧａＡｓ半導体基板の表面に交互に導
入して８００℃以下で交換表面反応を実現し、交換表面
反応と同時に、第１導電型となるドーパントガスをＧａ
Ａｓ半導体基板に導入し、第１の半導体領域の上部に連
続して第１の半導体領域と同じ導電型であって同程度の
不純物密度を有する第２の半導体領域であるバッファー
層領域を分子層単位で形成する第２の工程と、分子層エ
ピタキシャル成長法による第２の工程に連続して、この
第２の工程で形成したバッファー層を大気にさらすこと
なく、第３の半導体領域を第２の半導体領域に連続して
分子層単位で形成する第３の工程とを備える構成とし
た。 【００１６】 【作用】上述した本発明によれば、ＧａＡｓ半導体固有
の結晶欠陥や、表面欠陥、表面酸化膜の問題が有効に解
決される。通常、第１の工程では高温の工程がなされ
る。したがって第１の工程でＧａＡｓ半導体の表面は荒
れる。その上ＧａＡｓ半導体は本質的には基板そのもの
が欠陥が多いが、第２の工程でＧａＡｓ半導体の基板と
同じ電導型でほぼ同程度で抵抗率（不純物密度）のバッ
ファーエピタキシャル層を形成してから第３の工程以降
の所望のエピタキシャル成長を行なうことにより、基板
や基板と成長層界面の欠陥の影響をバッファーエピタキ
シャル層内にとどめ主動作領域の移動度等の結晶性を向
上させることが出来る。 【００１７】また、本発明の特徴によれば、ｎ^＋−ｎ⁻
−ｐ−ｉ−ｎ^＋構造等の複雑なＧａＡｓ半導体のエピタ
キシャル成長を第２の工程に連続して同一の成長槽内で
連続的に行ない、それぞれの界面での自然酸化膜や欠陥
の発生を防ぐと共に、その結晶性を向上させ、ＧａＡｓ
半導体装置の性能を高めている。したがって、Ｓｉの場
合のように真空中の熱処理で自然酸化膜を除去できなく
ても良好なＧａＡｓ半導体が成長できる。同様にＧａＡ
ｓ半導体の表面洗浄が困難である問題も、第２の工程で
ＧａＡｓ半導体装置の本質的な寸法に無関係なＧａＡｓ
半導体のバッファー層を成長させてから、第３の工程以
降の所望の連続エピタキシャル成長をすることにより、
解決している。したがって、ＧａＡｓ半導体基板の表面
状態による膜厚制御性の低下を防ぎ、連続多層成長の初
期のガス導入サイクルにおける成長が生じない場合にお
いても単分子層単位の寸法を有した分子層数で設計され
るＧａＡｓ半導体装置の実現を可能になる。 【００１８】 【実施例】第１図は本発明の工程の一部に使用するＭＬ
Ｅ法およびＰＭＬＥ法を説明するための図で、結晶成長
装置の一例を示したものである。説明の都合上Ｓｉの場
合で説明するが、導入ガスを変更すれば化合物半導体の
場合も同様である。１はステンレス等の金属製の成長
槽、２はゲートバルブ、３は成長槽１内を超高真空に排
気するための排気装置、４はＳｉＨ_２Ｃｌ_２（ジクロル
シラン）を供給するガス源、５はそのＳｉＨ_２Ｃｌ_２と
化学反応するＨ_２を供給するガス源、６はｎ型ドーパン
トガスＡｓＨ_３（アルシン）を供給するガス源、７，
８，９はそれらのガスを成長槽１内に導入あるいは遮断
するバルブで、ガス源およびバルブは全て成長槽１の外
部に配置されている。１０，１１，１２はそれらのガス
を基板１３上に供給するノズル、１４は基板１３を保持
するサセプタ、１５は成長槽１内の真空度を測る圧力計
である。１６は赤外線ランプ、１８は石英ガラスであ
る。１９は光学系、２０は水銀ランプ、重水素ランプ、
Ｘｅランプ、エキシマレーザ、Ａｒレーザ等の光源であ
る。 【００１９】この構成で、Ｓｉ単結晶の成長は以下のよ
うに行なう。即ち、基板１３をサセプタ１４上に設置
し、成長槽１内を真空度１０^−７Ｐａ（パスカル）以下
に排気する。しかる後に、赤外線ランプ１６により基板
１３を８００℃に加熱する。バルブ７と９を開け、Ｓｉ
を含んだガス状分子ＳｉＨ_２Ｃｌ_２４とＳｉに対するｎ
形ドーパントであるＡｓを含んだガス状分子ＡｓＨ_３６
を同時にノズル１０と１２より導入する。このとき成長
槽１内の圧力が１０^−１〜１０^−４Ｐａになる範囲で、
ガスを０．５〜５０秒間導入する。その後、バルブ７と
９を閉じ、成長槽１内を真空排気する。次に、バルブ８
を開け、Ｈ_２ガス５をノズル１１より１０^−２〜１０
^−４Ｐａの圧力で１〜２５秒間導入する。しかる後、バ
ルブ８を閉じ成長槽１内を真空排気する。このガス導
入、排気の１サイクルにより、基板１３の表面上の交換
表面反応が実現され基板１３上にはＳｉの単結晶が一分
子層形成される。ノズルを用いているので、基板表面に
のみ有効にガスが供給され、基板表面以外の部分へのガ
スのまわり込みや成長槽内壁に吸着したガスの再放出も
ない。また、ガス源やバルブ等も全て成長槽の外部に配
置されているので、ガスのまわり込みや再放出がない。
従って、ガス導入と真空排気のみで基板表面での交換表
面反応が実現するのである。すなわち基板１３がＳｉ
（１００）面の場合、１サイクル当り０．１３６ｎｍ
（１．３６Å）成長し、Ｓｉ（１１１）面の場合、０．
１５７ｎｍ（１．５７Å）成長する。この成長は自己停
止機構を有した成長であり、ガス導入圧力を増して行き
１分子層の飽和が開始する値以上の圧力を導入しても膜
厚は１分子層で一定である。すなわち飽和圧力範囲内で
あれば導入圧力の変動や、導入量の変動に依存しない成
長となる。このサイクルを繰り返すことにより所望の分
子層数のｎ形Ｓｉ単結晶層が単分子層の単位で形成でき
る。ＧａＡｓの場合はＴＥＧあるいはＴＭＧとＡｓＨ_３
との交互ガス導入による交換表面反応もしくはＧａＣｌ
_３とＡｓＨ_３との交互ガス導入による交換表面反応等に
よって実現できる。ＧａＡｓの場合はＧａＡｓ（１０
０）面上では１サイクル当り０．２８６ｎｍ、ＧａＡｓ
（１１１）面では０．３２６ｎｍ成長することになる。
このような単結晶成長法を以後ＭＬＥ法と呼ぶ。 【００２０】一方、上記の結晶成長サイクルを実行する
に際して光源２０より光学系１９を介して基板１３上に
紫外光を照射する。すると、紫外光を照射しない場合に
比べて結晶の成長が促進され、基板温度を下げ、結晶性
を向上させることができるようになる。また、紫外光の
エネルギーで吸着種が活性化し基板表面上を有効に表面
泳動するので、基板表面に汚染や欠陥があっても有効に
一分子層吸着が実現できる。この光を照射しながら行な
う単結晶成長法を以下、ＰＭＬＥ法と呼ぶ。 【００２１】このような単結晶成長法を用いてＳｉの縦
形ＵＭＯＳ−ＳＩＴを製造する本発明の一実施例の方法
を第２図を参照して説明する。まず、ドレイン領域とな
る０．０１Ωｃｍ程度の抵抗率のＮ形シリコン領域１０
１を通常の気相エピタキシャル成長により形成する（第
１の工程）。あるいは、この第１の工程によって形成さ
れるＮ形シリコン領域は、Ｐ形シリコン基板上に形成さ
れた埋め込み領域でも良いし、第２図（ａ）のように低
比抵抗のＮ形シリコン基板１０１そのものでもよい。半
導体装置の最終構造に応じて決定すればよいのである。
次に第２の工程としてシリコン基板をＭＬＥ成長の成長
槽（チャンバー）内に配置し、Ｎ形シリコン領域１０１
上にＳｉＨ_２Ｃｌ_２とＨ_２、およびドーパントガスとし
てＡｓＨ_３を用いたＭＬＥ法もしくはＰＭＬＥ法により
８００℃バッファー層となるＮ形シリコン領域１０１と
同じ抵抗率の０．０１ΩｃｍのＮ形シリコン領域１０２
を０．３μｍ成長する。Ｓｉ（１００）基板上では０．
３μｍは約２２００サイクルに相当する。このうちの初
期の２００サイクルが成長しなくて、実際にはバッファ
ー層が０．２７μｍになってしまっても、ここはドレイ
ン領域１０１と同じ導電型で同じ不純物密度（抵抗率）
であるので、ＵＭＯＳ−ＳＩＴの動作には全く影響を与
えない。通常、第２の工程の直前までは大気中に基板が
さらされることがあり、基板表面に自然酸化膜が形成さ
れやすい。この自然酸化膜や、基板表面の欠陥のため、
ＭＬＥ成長の初期のサイクルにおいて成長が起きない、
いわゆる空サイクルが生じても、バッファー層が存在す
るのでＵＭＯＳ−ＳＩＴの基本構造には全く影響を与え
ない。続いて、第３の工程として同図（ｂ）に示すよう
にＭＬＥ法もしくはＰＭＬＥ法により、２００〜１００
０ΩｃｍのＮ形シリコン領域１０３を０．２μｍ、ドー
パントガスを用いないで７５０℃で成長させる。同じ成
長槽内で大気にさらされずにバッファー層に連続して成
長するので、自然酸化膜も生せず、また表面状態も良好
となっているので、成長しないサイクルも無くなり、第
３の工程の膜厚は設計通りの分子層数となる。更に続い
て第４の工程としてＰ形ドーパントガスＢ_２Ｈ_６を用い
てＭＬＥ法もしくはＰＭＬＥ法により０．０５ΩｃｍＰ
形シリコン領域１０４を７５０℃、で０．０８μｍ形成
する。続いて２種類のＮ形ドーバントガスＡｓＨ_３とＰ
Ｈ_３の周期的導入によるＭＬＥ法もしくはＰＭＬＥ法に
より０．００２Ωｃｍのソース領域となるＮ形シリコン
領域１０５を７２０℃で０．３μｍ成長させる。 【００２２】以上のように第２の工程以降を同一チャン
バー（成長槽）内で、８００℃以下の低温で、ｎ^＋バッ
ファー層１０２、ｎ⁻領域１０３、ｐ領域１０４、ｎ^＋
領域１０５が連続的に成長されその後チャンバーより取
り出される。続いて、当業者周知のフォトレジスト塗布
によるリソグラフィ技術により、フォトレジストマスク
をしてＳｉをエッチングして同図（ｃ）に示すように開
孔部Ａを形成する。開孔部Ａの深さは図示したよりも深
くｎ^＋バッファー層１０２までもしくは基板１０１まで
達して良い。ＳｉエッチングはＣＣｌ_２Ｆ_２もしくはＰ
Ｃｌ_３によるプラズマエッチングでも良いが望ましくは
光エッチが良い。続いて、同図（ｄ）に示すように８０
０℃でゲート酸化膜１０６を１０ｎｍの厚みに形成し、
更にＣＶＤ法により６００℃でＡｓをドープした多結晶
シリコン１０７を３５０ｎｍ形成する。続いて、同図
（ｅ）に示すように通常のリソグラフィ技術およびドラ
イエッチング技術により、ゲート電極となる部分のみの
多結晶シリコン１０７を残し、他は除去する。続いて、
同図（ｆ）に示すように３５０℃でＳｉＯ_２膜１０８を
３５０ｎｍＣＶＤし、同図（ｇ）に示すように、ソース
コンタクトホールＢを開孔後、Ａ１を真空蒸着し、同図
（ｈ）に示すようにソース電極部１１０およびドレイン
電極部１１１を形成することにより、ＵＭＯＳ−ＳＩＴ
が完成する。 【００２３】なお、ｎ⁻領域１０３のＭＬＥ法もしくは
ＰＭＬＥ法による成長を省略しても良い。この場合、第
２の工程で形成したｎ^＋バッファー層１０２の上に直接
ｐ領域１０４が第３の工程で形成されることとなる。ｎ
^＋ｐ^＋接合のように導電型の変化する場合はｎ^＋ｎ^＋接
合やｎ^＋ｎ⁻接合の場合に比して界面の欠陥の影響が大
きいので、ｎ^＋バッファー層１０２がより重要となる。
また、第３図に示すようにｐ領域１０４とｎ^＋領域１０
５の間に、ｎ⁻領域１０４′をＭＬＥ法もしくはＰＭＬ
Ｅ法で形成すれば、ソース接合容量が減少して更に良
い。即ち、第３の工程で形成する第３の半導体領域の不
純物密度や導電型は、半導体装置の最終構造に応じて決
定すればよい。第３の半導体領域は、ｐ層、ｎ層からな
る多層構造でもよいのである。 【００２４】また、第４図に示すように開孔部ＡはＶ形
でも良いことは勿論である。 【００２５】また、第２図ではゲート電極１０７として
Ａｓをドープした多結晶シリコンで説明したが、Ｗ（タ
ングステン）やＭｏ（モリブテン）のような高融点金属
の方がゲートの抵抗が小さくなり望ましい。 【００２６】ところで、ＭＬＥ法はＭＢＥ法やＡＬＥ法
と異なり、選択エピ成長が可能である特徴を有する。 【００２７】第５図はこの選択ＭＬＥ法によるＵＭＯＳ
−ＳＩＴを製造する場合の工程を示したものである。ま
ずｎ^＋基板１０１上にＳｉＯ_２膜１４１とＳｉＮ膜１４
２をＣＶＤ法で形成した後、通常のフォトリソグラフィ
技術およびエッチング技術により、第５図（ａ）に示す
ように、選択成長用のマスク材を形成する（第１の工程
の前段工程）。その後、同図（ｂ）に示すように、ｎ^＋
基板１０１のままでも良いが、場合によってはｎ^＋基板
１０１の露出部に第１の工程の後段工程としてｎ^＋埋め
込み領域を形成する。次いで、ｎ^＋基板１０１を成長槽
内に配置し第１図と同様にＭＬＥ法により、ｎ^＋基板１
０１もしくはｎ^＋埋め込み領域と同程度の不純物密度の
ｎ形バッファー層１０２をｎ^＋基板１０１の露出部に形
成する（第２の工程）。更に続けて１０３〜１０５の領
域を連続的に形成する。マスク材１４２の上には多結晶
Ｓｉ等の析出は全く生じない。同図（ｃ）は、マスク材
のＳｉＮ膜１４２、ＳｉＯ_２膜１４１およびＳｉ膜１１
５，１１４，１１３をエッチングしてＵ溝を形成した断
面を示している。マスク材１４２，１４１の上に析出が
ないので、このエッチングは極めて容易である。その後
は、前述した第２図と同様な工程で、同図（ｄ）に示
す、ＵＭＯＳ−ＳＩＴが完成する。第５図（ａ）のフォ
トリソグラフィ工程や、ｎ^＋埋め込み領域を形成する工
程は基板を大気中にさらすことが多い。したがって、自
然酸化膜等が基板表面に形成され、その結果第２図の場
合と同様にバッファー層１０２の厚みが設計値よりも薄
くなる不都合が生じても、ＵＭＯＳ−ＳＩＴの動作には
全く影響を与えない。１０３〜１０５の各領域は大気に
さらされずに連続して成長するので、成長しないガス導
入サイクルは無く、設計値通りの分子層数が得られる。
選択エピのマスク材としては前記のＳｉＮ膜とＳｉＯ_２
膜の複合膜で無くとも良く、ＳｉＯ_２膜のみもしくはＳ
ｉＮ膜のみでも良く、Ａｌ_２Ｏ_３等の他の材料でも良い
のは勿論である。 【００２８】第６図（ａ）〜（ｃ）は本発明による集積
回路製造法の一例を示すものである。同図（ａ）は第１
の工程の前段工程により選択成長用マスク材のＳｉＮ膜
１４２ＳｉＯ_２膜１４１が形成され、更に、Ｐ基板１５
１の表面にｎ^＋埋め込み領域１５２が第１の工程の後段
工程により形成された断面を示す。このｎ^＋埋め込み領
域１５２の形成はＰＯＣｌ_３を用いた９５０〜１０５０
℃での熱拡散や、_３１ｐ^＋もしくは_７５Ａｓ^＋のイオン
注入およびその後の活性化アニール等の周知の技術によ
り形成すれば良い。ＧａＡｓの場合は_３２Ｓ^＋もしくは
_７９Ｓｅ^＋のイオン注入およびその後の活性化アニール
という、ＧａＡｓプロセスで周知の方法を用いればよ
い。この場合、通常アニール時にＧａＡｓ表面が荒れる
という化合物半導体固有の問題が生じるが、本発明では
次のように行なうことにより、表面荒れの問題が半導体
装置の特性に悪影響を与えないようにできる。すなわ
ち、その後のＰ基板１５１をＭＬＥ成長の成長槽内に配
置し、ＭＬＥ成長を行う。同図（ｂ）は１４２，１４１
をマスク材としてＭＬＥ法により、ｎ^＋埋め込み領域と
同程度の不純物密度のｎ^＋バッファー層１０２が第２の
工程により形成され、更に続いて、ｎ⁻領域１０３、ｐ
領域１０４、ｎ^＋領域１０５が連続的に形成された（第
３の工程）断面である。その後Ｐ基板１５１を成長槽か
ら取り出し、第５図と同様にエッチングや電極形成を行
うと同図（ｃ）に示した完成図となる。 【００２９】第７図（ａ）〜（ｃ）は本発明によるバイ
ポーラトランジスタの製造法の一例を示す。第２図
（ａ）および（ｂ）と同様な工程でｎ^＋基板１０１の上
にｎ^＋基板１０１と同程度の不純物密度のｎ^＋バッファ
ー層１０２、ｎ⁻領域１０３、Ｐベース領域１０４、ｎ
^＋エミッタ領域１０５をＭＬＥ法で形成する。次いで、
第７図（ａ）に示すように、表面の一部をＰベース領域
１０４まで達する切り込み部１６０を形成し、その後Ｓ
ｉＯ_２膜１６１をＣＶＤ法により形成し、ベースコンタ
クトホールを開ける。その後、Ｂ（ボロン）をドープし
た多結晶シリコン１６２をＣＶＤ法により形成し、フォ
トリソグラフィ技術およびエッチング技術によりベース
電極部を形成した断面が同図（ｂ）である。更に、エミ
ッタコンタクトホールを開け、Ａｌを蒸着し、フォトリ
ソグラフィでＡｌをエッチングし、エミッタ電極１６３
を形成すれば、同図（ｃ）に示すようなバイポーラトラ
ンジスタが得られる。 【００３０】尚、以上の例ではｎチャンネルＭＯＳ−Ｓ
ＩＴおよびｎｐｎバイポーラトランジスタについて説明
したが導電型を逆にしてＰチャンネルでも良く、ｐｎｐ
バイポーラトランジスタでも良いことは勿論である。ま
た、Ｓｉデバイスで説明したがＳｉデバイスに限らず、
Ｇｅでも良く、更に本発明の対象であるＧａＡｓ、Ｉｎ
ＰもしくはＩｎＧａＡｓ等の化合物半導体でも良いこと
も勿論であり、ＩｎＰの場合第２図の酸化膜１０６を光
励起ＳｉＯ_２ＣＶＤで形成すれば良好な絶縁ゲートＳＩ
Ｔが製造でき、また特にＧａＡｓの場合、第２図の酸化
膜１０６に相当する部分をＧａＡｓよりも禁制帯幅の大
きなＡｌＧａＡｓ層もしくはＺｎＳｅ層で形成すれば絶
縁ゲート型ＳＩＴが製造できる。第２図の酸化膜１０６
に相当する部分をｎ⁻ＧａＡｓ層およびその上のＰ^＋Ｇ
ａＡｓ層の２層構造とすればｐｎ接合型ＧａＡｓＳＩＴ
が製造できる。また、異なる種類の半導体の連続エピ成
長を行い、たとえば第７図で１０１〜１０４をＧａＡ
ｓ、１０５をＧａＡｌＡｓで形成すれば、周知のヘテロ
接合バイポーラトランジスタを更に微細化した構造が実
現できる。更に３種類の半導体を連続エピ成長しダブル
・ヘテロ接合を形成して良いことも、もちろんである。
またヘテロ接合による超格子を形成しても良い。第６図
で１０２〜１０５をＧａＡｓとする時は、基板１５１と
して半絶縁性基板を用いることはもちろんである。 【００３１】更に、上述のＳｉ，Ｇｅ，ＧａＡｓ以外の
他の既知の元素および化合物半導体物質を有利に使用で
きる。また、Ｓｅ，Ｓｉ，Ｓ，Ｚｎ等はＧａＡｓに対し
て良く知られたドーパントであるけれども、他の既知の
Ｎ型およびＰ型ドーパントをそれらに対して代替するこ
とができるのは勿論である。また、説明中の数値は一例
であり、変更しても何らかまわない。 【００３２】 【発明の効果】以上のように本発明によれば、図１に示
したようなノズルを介して基板表面のみに原料ガスが供
給できるので、ＴＭＧ等の蒸気圧の高いガスを用いても
交換表面反応が実現される。したがって、従来不可能で
あった交換表面反応によるＧａＡｓ半導体の分子層単位
の成長が可能となる。さらに以上のように本発明によれ
ば、埋め込み領域形成等の初期の工程終了後最初に基板
もしくは埋め込み領域と同じ導電型の同じ不純物密度の
エピタキシャル成長によるバッファー層形成をＭＬＥ法
で行なって、その後は大気にさらさず次々と所望の構造
の単結晶成長層を連続的にＭＬＥ法で形成させるように
したので、特にＧａＡｓ半導体特有の基板の欠陥の影響
およびＧａＡｓ半導体特有の基板洗浄の困難性等に起因
する基板と成長層との界面の欠陥の影響をバッファー層
内にとどめることにより、主動作領域に対しては除去す
ることができる。さらに本発明によれば、光照射によ
り、低温で連続エピタキシャル成長が可能なため、Ｇａ
Ａｓ半導体の蒸気圧の高い一方の元素が基板表面から離
脱する問題も生じず、単分子層単位の寸法を有する微細
かつ複雑な不純物プロファイルが実現でき、化学量論的
組成のずれのない高品質の半導体装置が製造できるよう
になる。さらに本発明によれば、基板もしくは埋め込み
領域と同じ導電型で同じ不純物密度のバッファー層形成
を最初に行うので、基板もしくは埋め込み領域とバッフ
ァー層界面の欠陥は発生しにくくなる利点を有する。し
たがって、Ｓｉの場合のように真空中で高温熱処理する
ことによる自然酸化膜除去が不可能であっても、界面の
欠陥は発生しにくくなる。また本発明によれば半導体装
置の構造に本質的に影響の無いバッファー層を形成して
から、重要な寸法精度を有する多層構造を成長させてい
るので、たとえ、バッファー層成長時の初期のガス導入
サイクルにおいて成長しないサイクルが存在しても半導
体装置の本質的な寸法や動作には全く影響を与えない利
点を有する。したがって分子層数で構造が設計される超
高速ＧａＡｓ半導体装置が容易にしかも正確に製造でき
る。

【図面の簡単な説明】 【図１】本発明の半導体装置の製造方法に使用する結晶
成長装置の構成図。 【図２】本発明の第１実施例を示すＵＭＯＳ−ＳＩＴの
製造過程説明図。 【図３】本発明の第２実施例を示すＵＭＯＳ−ＳＩＴの
構造説明図。 【図４】本発明の第３実施例を示すＵＭＯＳ−ＳＩＴの
構造説明図。 【図５】本発明の第４実施例を示すＵＭＯＳ−ＳＩＴの
製造過程説明図。 【図６】本発明の第５実施例を示す集積回路の製造過程
説明図。 【図７】本発明の第６実施例を示すバイポーラトランジ
スタの製造過程説明図。 【符号の説明】 １ 成長槽 ２ ゲートバルブ ３ 排気装置 ４，５，６ ガス源 ７，８，９ バルブ １０，１１，１２ ノズル １３ 基板 １４ サセプタ １５ 圧力計 １６ 赤外線ランプ １８ 石英ガラス １９ 光学系 ２０ 光源 １０１ Ｎ形シリコン基板 １０２ Ｎ形シリコンバッファ層 １５２ ｎ^＋埋め込み領域

フロントページの続き (56)参考文献 応用物理、第53巻第６号（1984年）社 団法人応用物理学会発行、原子層エピタ キシャル法による結晶成長、Ｐ．516 （54）−520（58）、西澤潤一

Claims (1)

1. (57)【特許請求の範囲】 １．ＧａＡｓ半導体基板の表面に選択成長用のマスク材
   を形成し、このマスク材の窓部として露出させたＧａＡ
   ｓ半導体基板の表面の少なくとも一部に、第１導電型高
   不純物密度の第１の半導体領域を形成する第１の工程
   と、 前記ＧａＡｓ半導体基板を成長槽内に配置し、分子層エ
   ピタキシャル成長法により、Ｇａ成分を含む活性な原料
   ガスとＡｓ成分を含む活性な原料ガスを前記ＧａＡｓ半
   導体基板の表面に圧力として１０^−１〜１０^−４Ｐａの
   範囲で交互に導入して８００℃以下で交換表面反応を実
   現し、該交換表面反応と同時に、第１導電型となるドー
   パントガスを前記ＧａＡｓ半導体基板に導入し、前記第
   １の半導体領域の上部に連続して第１の半導体領域と同
   じ導電型であって同程度の不純物密度を有する第２の半
   導体領域であるバッファー層領域を分子層単位で形成す
   る第２の工程と、前記分子層エピタキシャル成長法による 第２の工程に連
   続して、第３の半導体領域を前記第２の半導体領域に連
   続して分子層単位で形成する第３の工程と、を少なくと
   も含むことを特徴とするＧａＡｓ半導体装置の製造方
   法。