JPS62128563A - 半導体素子とその製造方法 - Google Patents
半導体素子とその製造方法Info
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- JPS62128563A JPS62128563A JP27034085A JP27034085A JPS62128563A JP S62128563 A JPS62128563 A JP S62128563A JP 27034085 A JP27034085 A JP 27034085A JP 27034085 A JP27034085 A JP 27034085A JP S62128563 A JPS62128563 A JP S62128563A
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- oxygen
- gettering
- silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体素子とその製造方法に関するもので、イ
ントリンシックゲッタリングを利用して光面無欠陥層を
維持し、そこに半導体集積回路素子を形成することに関
するものである口（従来の技術） シリコンデバイスを製造するプロセスで、ウェーハは様
々な環境にさらされ、このことが汚染に結びつくｏ不純
物が活性領域に存在すると、デバイスの動作が妨げられ
、歩留まりが低下する０表面層である活性領域から不純
物を除去するのに、シリコンウェーハ内部にそれらをト
ラップするイントリンシックゲッタリング技術が用いら
れる。イントリンシックゲッタリング技術では、シリコ
ンウェーハ内部にゲッタリングサイトとなるＳｉＯ複合
体を形成する−そして、表面にはデバイス活性領域とな
る無欠隔層を形成する。
ントリンシックゲッタリングを利用して光面無欠陥層を
維持し、そこに半導体集積回路素子を形成することに関
するものである口（従来の技術） シリコンデバイスを製造するプロセスで、ウェーハは様
々な環境にさらされ、このことが汚染に結びつくｏ不純
物が活性領域に存在すると、デバイスの動作が妨げられ
、歩留まりが低下する０表面層である活性領域から不純
物を除去するのに、シリコンウェーハ内部にそれらをト
ラップするイントリンシックゲッタリング技術が用いら
れる。イントリンシックゲッタリング技術では、シリコ
ンウェーハ内部にゲッタリングサイトとなるＳｉＯ複合
体を形成する−そして、表面にはデバイス活性領域とな
る無欠隔層を形成する。
無欠陥領域は、ウエーノ・に無欠陥プロセスを施すこと
によって形成できる０このプロセスでは、酸素原子がウ
エーノ・表面から外向き拡散し、その結果、表面無欠陥
領域が得られる〇一旦無欠陥層が形成できると、その後
の熱処理工程によって、ウェーハ内部のみに、ＳｉＯ析
出核発生とその成長を行なうことができる口 このようにして得られたイントリンシックゲッタリング
済みウェーハの表面から深さ方向の構成は、厚さ１０〜
３０μｍの表面無欠陥層と厚さ４００μｍ程度の基板ゲ
ッタリング領域である。イントリンシックゲッタリング
技術においては熱処理条件の選択と共に、適切な酸素濃
度を有する基板を用いることが重要である口 （発明が解決しようとする問題点） イントリンシックゲッタリングにおいては、適切な熱処
理条件とウェーハ中の酸素濃度が必要であるが、実際に
は、目的とするデバイスによって決定されるデバイスプ
ロセスで熱処理条件が決まってしまう０そして、その条
件によってゲッタリングサイトを形成するためのウェー
ハ中の酸素１度が決定される口従って、有効なインドリ
ノシックゲッタリングを行なうためには、Ｍ警にｉ［ｉ
ｌＪ＃された酸素濃度を有するウェーハを用いる必要が
ある０ しかしながら、通常のシリコンインゴットから切り出さ
れるウェーハ中の酸素」度は、切り出される場所によっ
て異なる０従って、１本のインゴットから取れるそのデ
バイスをつくるために使えるウェーハの量は僅かしかな
く、イントリンシックゲッタリングを用いることはウェ
ーハコストの増大をもたらす０インゴツトの酸素濃度を
一様にするために、結晶成長中に酸素濃度を制御するこ
とができるが、ウェーハコストの上昇をもたらすことに
変わシない〇 デバイスプロセスによる熱処理条件に関係なくゲッタリ
ングサイトを形成することもできる口それには、プロセ
スに投入する前（で熱処理してゲッタリングサイトをあ
らかじめ形成しておけばよいが、新たなプロセスを付は
加えることになるので。
によって形成できる０このプロセスでは、酸素原子がウ
エーノ・表面から外向き拡散し、その結果、表面無欠陥
領域が得られる〇一旦無欠陥層が形成できると、その後
の熱処理工程によって、ウェーハ内部のみに、ＳｉＯ析
出核発生とその成長を行なうことができる口 このようにして得られたイントリンシックゲッタリング
済みウェーハの表面から深さ方向の構成は、厚さ１０〜
３０μｍの表面無欠陥層と厚さ４００μｍ程度の基板ゲ
ッタリング領域である。イントリンシックゲッタリング
技術においては熱処理条件の選択と共に、適切な酸素濃
度を有する基板を用いることが重要である口 （発明が解決しようとする問題点） イントリンシックゲッタリングにおいては、適切な熱処
理条件とウェーハ中の酸素濃度が必要であるが、実際に
は、目的とするデバイスによって決定されるデバイスプ
ロセスで熱処理条件が決まってしまう０そして、その条
件によってゲッタリングサイトを形成するためのウェー
ハ中の酸素１度が決定される口従って、有効なインドリ
ノシックゲッタリングを行なうためには、Ｍ警にｉ［ｉ
ｌＪ＃された酸素濃度を有するウェーハを用いる必要が
ある０ しかしながら、通常のシリコンインゴットから切り出さ
れるウェーハ中の酸素」度は、切り出される場所によっ
て異なる０従って、１本のインゴットから取れるそのデ
バイスをつくるために使えるウェーハの量は僅かしかな
く、イントリンシックゲッタリングを用いることはウェ
ーハコストの増大をもたらす０インゴツトの酸素濃度を
一様にするために、結晶成長中に酸素濃度を制御するこ
とができるが、ウェーハコストの上昇をもたらすことに
変わシない〇 デバイスプロセスによる熱処理条件に関係なくゲッタリ
ングサイトを形成することもできる口それには、プロセ
スに投入する前（で熱処理してゲッタリングサイトをあ
らかじめ形成しておけばよいが、新たなプロセスを付は
加えることになるので。
ウェーハコストの上昇は避けられないＯ更に、ゲッタリ
ングサイトの形成はドーパントに依存する０これは、ド
ーパントによってウェーハ中に存在する点欠陥の種類と
密度が異なり、それらがＳｉＯ複合体の形成条件を変え
るからである０ゲツタリングサイトが最も形成されやす
ｈドーパントはボロンで、次いでリン、砒素、そしてア
ンチモンは最もゲッタリングサイトが形成されにくい。
ングサイトの形成はドーパントに依存する０これは、ド
ーパントによってウェーハ中に存在する点欠陥の種類と
密度が異なり、それらがＳｉＯ複合体の形成条件を変え
るからである０ゲツタリングサイトが最も形成されやす
ｈドーパントはボロンで、次いでリン、砒素、そしてア
ンチモンは最もゲッタリングサイトが形成されにくい。
このことは、ソフトエラ一対策として有効なＮ１基板で
ゲッタリング効果が弱いという問題がありた０また従来
の熱処理によって形成する表面無欠陥ノーの厚さは、酸
素濃度を急峻にできないので、どうしても１０μｍ以上
必要であり、デバイス活性層とゲラクリング層とを近接
して置くことができない。
ゲッタリング効果が弱いという問題がありた０また従来
の熱処理によって形成する表面無欠陥ノーの厚さは、酸
素濃度を急峻にできないので、どうしても１０μｍ以上
必要であり、デバイス活性層とゲラクリング層とを近接
して置くことができない。
本発明は以上のような問題点を解決し、基板中の酸素濃
度に関係なく、またドーパントの種類や濃度にも関係な
くイントリンシックゲッタリング効果をもたらすことを
目的とするものである。
度に関係なく、またドーパントの種類や濃度にも関係な
くイントリンシックゲッタリング効果をもたらすことを
目的とするものである。
（問題点を解決するための手段）
本発明は、任意の基板に対して、その上ＶＣ濃度を制御
して酸素をドープしたエピタキシャル成長層を設け、更
にその上に酸素を含まないエピタキシャル成長層を設け
るものである。すなわち、基板構造を表面から深さ方向
Ｋ、無欠陥領域、イントリンシックゲッタリング領域、
そして基板とし。
して酸素をドープしたエピタキシャル成長層を設け、更
にその上に酸素を含まないエピタキシャル成長層を設け
るものである。すなわち、基板構造を表面から深さ方向
Ｋ、無欠陥領域、イントリンシックゲッタリング領域、
そして基板とし。
無欠陥領域をデバイス活性Ｌ−とするものである。
（作用）
以上のようにして形成した半導体集積回路素子の構造は
、無欠陥層につくったデバイス層、バッファとなる残シ
の無欠陥層、イントリンシックゲッタリング層、そして
基板である。
、無欠陥層につくったデバイス層、バッファとなる残シ
の無欠陥層、イントリンシックゲッタリング層、そして
基板である。
エピタキシャル成長では高純度な単結晶膜あるいはキャ
リアの種類とその濃度を制御した単結晶膜が得られるか
ら、通常のイントリンシックゲッタリング技術で得られ
る無欠陥層と同様のデバイス領域が得られる。
リアの種類とその濃度を制御した単結晶膜が得られるか
ら、通常のイントリンシックゲッタリング技術で得られ
る無欠陥層と同様のデバイス領域が得られる。
酸素をドープしたエピタキシャル成長層は、それぞれの
デバイスプロセスの熱過程で十分な内部欠陥ができるよ
うに、酸素およびドープくント濃度を制御して形成され
る０この層はゲッタリング層として、表面からの汚染原
子を吸収するＯこのようにしてゲッタリング層を形成し
その上に実質的に酸素を含まない単結晶層をエビ成長す
るかあるいは熱処理して表面の酸素をアウトディフユー
ズさせそこにデバイスを形成すれば従来よシブバイス層
とゲッタリング層を近接してつくることができるので、
有効なゲッタリング効果をもたらすことができる。
デバイスプロセスの熱過程で十分な内部欠陥ができるよ
うに、酸素およびドープくント濃度を制御して形成され
る０この層はゲッタリング層として、表面からの汚染原
子を吸収するＯこのようにしてゲッタリング層を形成し
その上に実質的に酸素を含まない単結晶層をエビ成長す
るかあるいは熱処理して表面の酸素をアウトディフユー
ズさせそこにデバイスを形成すれば従来よシブバイス層
とゲッタリング層を近接してつくることができるので、
有効なゲッタリング効果をもたらすことができる。
ここで実質的に酸素を含まないとは、全く含まないかゲ
ッタリングサイトが形成されない程度に低濃度にしか含
まないという意味である０シリコン中の酸素の固溶限界
は１０００℃で約４×１０１７ ｃｍ 、１２００
℃で約１４ Ｘ ｌ ０１７．−３であシ、デバイスプ
ロセスによっては、単にドーピングしただけではゲッタ
リングに十分な酸素を固溶させることができないことも
ある。しかし、このエピタキシャル成長温度はＳｉＯが
核発生し成長する温度でもあるので、エピタキシャル成
長中に固溶限界以上の酸素を膜中に入れることができる
０このようにして、どのようなデバイスプロセス条件で
も十分なゲッタリング効果を得ることができる。
ッタリングサイトが形成されない程度に低濃度にしか含
まないという意味である０シリコン中の酸素の固溶限界
は１０００℃で約４×１０１７ ｃｍ 、１２００
℃で約１４ Ｘ ｌ ０１７．−３であシ、デバイスプ
ロセスによっては、単にドーピングしただけではゲッタ
リングに十分な酸素を固溶させることができないことも
ある。しかし、このエピタキシャル成長温度はＳｉＯが
核発生し成長する温度でもあるので、エピタキシャル成
長中に固溶限界以上の酸素を膜中に入れることができる
０このようにして、どのようなデバイスプロセス条件で
も十分なゲッタリング効果を得ることができる。
酸素とともにボロンあるいはリンのドーパントを入れる
ことは、デバイスプロセスの熱過程がゲッタリングサイ
トの形成に不十分なとき、８ｉ０ｘ複合体の形成を促進
するそれらのドーパントを入れることは有効であるロ ゲッタリング層の厚さは、エピタキシャル成長で形成す
る関係から、１０μｍ〜３０μｍ程度が適切である。こ
の程度のゲッタリング層でも、厚さ３０μｍ以下の表面
無欠陥層を維持するには十分である。勿論、プロセス起
因の汚染が激しい場合には、エピタキシャル成長時間を
長くしてゲッタリング層を厚くすればよい。薄い表面無
欠陥層でよい場合には、ゲッタリング層の厚さも薄くて
よい。
ことは、デバイスプロセスの熱過程がゲッタリングサイ
トの形成に不十分なとき、８ｉ０ｘ複合体の形成を促進
するそれらのドーパントを入れることは有効であるロ ゲッタリング層の厚さは、エピタキシャル成長で形成す
る関係から、１０μｍ〜３０μｍ程度が適切である。こ
の程度のゲッタリング層でも、厚さ３０μｍ以下の表面
無欠陥層を維持するには十分である。勿論、プロセス起
因の汚染が激しい場合には、エピタキシャル成長時間を
長くしてゲッタリング層を厚くすればよい。薄い表面無
欠陥層でよい場合には、ゲッタリング層の厚さも薄くて
よい。
実用上、表面無欠陥層の厚さはせいぜい３０μｍもあれ
ば十分である。またゲッタリング層中の酸素濃度は、実
用的な時間でゲッタリングサイトを形成するためには２
〜３０×１０１７ α の範囲にあることが必要である
。
ば十分である。またゲッタリング層中の酸素濃度は、実
用的な時間でゲッタリングサイトを形成するためには２
〜３０×１０１７ α の範囲にあることが必要である
。
これらのエピタキシャル成長の下のバルクウェーハは単
なる支持体の場合もあるし、特定のデバイスで要求され
る高濃度ウェーハの場合もある０以上のような基板の表
面無欠陥層に形成されたデバイスはプロセス起因の欠陥
がなく、高い良品率で動作する口 （実施例） 〔実施例−１〕 本発明の効果を示す実施例としてＮＰＮバイポーラトラ
ンジスタを試作した。デバイス構造を第１図に示す口１
はエミッタ、２はペース、３はグラフトベース、４はコ
レクタ、５は選択酸化で形成した酸化膜、６はＮ″″エ
ピタキシャル成長層。
なる支持体の場合もあるし、特定のデバイスで要求され
る高濃度ウェーハの場合もある０以上のような基板の表
面無欠陥層に形成されたデバイスはプロセス起因の欠陥
がなく、高い良品率で動作する口 （実施例） 〔実施例−１〕 本発明の効果を示す実施例としてＮＰＮバイポーラトラ
ンジスタを試作した。デバイス構造を第１図に示す口１
はエミッタ、２はペース、３はグラフトベース、４はコ
レクタ、５は選択酸化で形成した酸化膜、６はＮ″″エ
ピタキシャル成長層。
７は酸素ドープエピタキシャル成長４．８はＮ”埋め込
み層、９はチャンネルストッパーである〇第２図は第１
図のデバイスをつくるためにデバイスプロセスフローで
ある。基板として（１００）ＰＭウェーハを用いた。比
抵抗は１１．５〜１５．５Ω副でありた０まず基板上に
酸素ドープエピタキシャル成長を行なった。キャリアガ
スは水素、ノースガスはジクロルシランｔ ドーピング
ガスはＮ、０ 、温度は１ｏｓｏ’ｃ、圧力はｇＯＴｏ
ｒｒであった。膜厚は２０μｍで、膜中の酸素濃度は１
５ Ｘ Ｉ Ｏ１７ｃｍ−３になるように調整した。こ
の値は酸素の固溶限界工）大きいので、内部には３ｉ０
複合体が形成された。
み層、９はチャンネルストッパーである〇第２図は第１
図のデバイスをつくるためにデバイスプロセスフローで
ある。基板として（１００）ＰＭウェーハを用いた。比
抵抗は１１．５〜１５．５Ω副でありた０まず基板上に
酸素ドープエピタキシャル成長を行なった。キャリアガ
スは水素、ノースガスはジクロルシランｔ ドーピング
ガスはＮ、０ 、温度は１ｏｓｏ’ｃ、圧力はｇＯＴｏ
ｒｒであった。膜厚は２０μｍで、膜中の酸素濃度は１
５ Ｘ Ｉ Ｏ１７ｃｍ−３になるように調整した。こ
の値は酸素の固溶限界工）大きいので、内部には３ｉ０
複合体が形成された。
酸素ドープエピタキシャル成長の後、連続してノンドー
プエピタキシャル成長を５μｍ行なった。
プエピタキシャル成長を５μｍ行なった。
次に、トランジスタを形成する部分にアンチモンを埋め
込んだ。アンチモンの埋め込み条件は１２５０℃、１１
０分拡散、１２５０℃、１１時間押し込みであった。次
に、デバイス活性層形成のためにＮ−エピタキシャル成
長を行なった。キャリアガスは水素、ソースガスはジク
ロルシラン、ドーピングガスはホスフィン、温度１０８
０℃、圧力８０Ｔｏｒｒであった０膜厚は３．０４μｍ
で、比抵抗は１．１７Ωｃｍであった０次に、チャンネ
ルストッパ−９の形成のためのボロン拡散を行なった。
込んだ。アンチモンの埋め込み条件は１２５０℃、１１
０分拡散、１２５０℃、１１時間押し込みであった。次
に、デバイス活性層形成のためにＮ−エピタキシャル成
長を行なった。キャリアガスは水素、ソースガスはジク
ロルシラン、ドーピングガスはホスフィン、温度１０８
０℃、圧力８０Ｔｏｒｒであった０膜厚は３．０４μｍ
で、比抵抗は１．１７Ωｃｍであった０次に、チャンネ
ルストッパ−９の形成のためのボロン拡散を行なった。
拡散条件は１０００℃、５０分であった０次に、素子分
離のための選択酸化を行なった。酸化条件は１０００℃
、２時間、５気圧であった。次に％デバイス形成のため
の拡散工程を行なった。拡散工程での熱処理温度はせい
ぜい１０４０℃で、時間も短いので、ゲッタリングサイ
トは拡散工程前に既に終わっている口取上の熱履歴をま
とめて第３図に示す０このような熱履歴では、ゲッタリ
ングサイトの形成には酸素の濃度は１４〜１７ Ｘ １
０１７ｃｍ−３が適している。本実施例ではエピタキシ
ャル成長層の酸素濃度を１５×１０１７ ｃｍ Ｉ
ｃしたので、基板の酸素濃度は問題にならない。このこ
とを示すために、ウェーハの酸素濃度が２×１０１７
ｃｍ から３０ＸＩＯｃｍ のウェーハをもちいて
、酸素ドーグエピタキシャル成長層がある場合とない場
合を比較した口結果を第４図に示す。ゲッタリング層が
ない場合には、ウェーハ中の酸素濃度が１５．５×１０
１７！７Ｃｒｎ−３近傍の場合しか良品が得られないが
、ゲッタリング層がある場合にはウェーハ中の酸素濃度
によらず高い良品率を示した。
離のための選択酸化を行なった。酸化条件は１０００℃
、２時間、５気圧であった。次に％デバイス形成のため
の拡散工程を行なった。拡散工程での熱処理温度はせい
ぜい１０４０℃で、時間も短いので、ゲッタリングサイ
トは拡散工程前に既に終わっている口取上の熱履歴をま
とめて第３図に示す０このような熱履歴では、ゲッタリ
ングサイトの形成には酸素の濃度は１４〜１７ Ｘ １
０１７ｃｍ−３が適している。本実施例ではエピタキシ
ャル成長層の酸素濃度を１５×１０１７ ｃｍ Ｉ
ｃしたので、基板の酸素濃度は問題にならない。このこ
とを示すために、ウェーハの酸素濃度が２×１０１７
ｃｍ から３０ＸＩＯｃｍ のウェーハをもちいて
、酸素ドーグエピタキシャル成長層がある場合とない場
合を比較した口結果を第４図に示す。ゲッタリング層が
ない場合には、ウェーハ中の酸素濃度が１５．５×１０
１７！７Ｃｒｎ−３近傍の場合しか良品が得られないが
、ゲッタリング層がある場合にはウェーハ中の酸素濃度
によらず高い良品率を示した。
〔実施例−２〕
本発明の効果を示す実施例として０ＭＯ８ＦＥＴ を試
作した。デバイス構造を第５図に示す。１０はＮチャン
ネルのゲート％ １１はドレイン、１２はソースである
。１３はＰチャンネルのゲート、１４はドレイン、１５
はソースである。１６は素子分離のロコス酸化膜、１７
はリンのイオン注入【よるＮウェル、１８はボロンのイ
オン注入によるチャンネルストッパー、１９は酸素ドー
プエピタキシャル成長によるゲッタリング層である。第
６図は第５図のデバイスをつくるためのプロセス７０−
である。Ｐ型で面方位（１００）のシリコン基板をもち
い、基板上に酸素ドープエピタキシャル成長を行なった
０成長条件は実施＋ｎ」−ｘと同じであった。但し、酸
素濃度９．５ Ｘ １０”ｃｒｒＴ ３に調整した０っ
ぎに、ボロンドープのＰ″″″エピタキシヤル成長μｍ
おこなった。次いで、リンのイオン注入にょシラニルを
形成した。 ９００℃、２０分窒素中で熱処理して活性
化した後、９５０℃３０分で約ｔｏｏｏＸの５ｉｎｓを
表面に形成してから押し込みを行なったＯ押し込み条件
は１１００℃、３３時間であった口表面を更に薄く酸化
した後、フィールド領域にチャンネルストッパーのボロ
ンをイオン注入した。９００℃、３０分で活性化した後
、厚さ６５００Ｘのロコスば化膜を９８０℃、３時間で
形成した０９５０℃でゲート酸化膜を形成した後、チャ
ンネルイオン注入をしてから、ＰＭＯ８およびＮＭＯｓ
のソース、ドレインイオン注入をした。活性化熱処理は
９００℃。
作した。デバイス構造を第５図に示す。１０はＮチャン
ネルのゲート％ １１はドレイン、１２はソースである
。１３はＰチャンネルのゲート、１４はドレイン、１５
はソースである。１６は素子分離のロコス酸化膜、１７
はリンのイオン注入【よるＮウェル、１８はボロンのイ
オン注入によるチャンネルストッパー、１９は酸素ドー
プエピタキシャル成長によるゲッタリング層である。第
６図は第５図のデバイスをつくるためのプロセス７０−
である。Ｐ型で面方位（１００）のシリコン基板をもち
い、基板上に酸素ドープエピタキシャル成長を行なった
０成長条件は実施＋ｎ」−ｘと同じであった。但し、酸
素濃度９．５ Ｘ １０”ｃｒｒＴ ３に調整した０っ
ぎに、ボロンドープのＰ″″″エピタキシヤル成長μｍ
おこなった。次いで、リンのイオン注入にょシラニルを
形成した。 ９００℃、２０分窒素中で熱処理して活性
化した後、９５０℃３０分で約ｔｏｏｏＸの５ｉｎｓを
表面に形成してから押し込みを行なったＯ押し込み条件
は１１００℃、３３時間であった口表面を更に薄く酸化
した後、フィールド領域にチャンネルストッパーのボロ
ンをイオン注入した。９００℃、３０分で活性化した後
、厚さ６５００Ｘのロコスば化膜を９８０℃、３時間で
形成した０９５０℃でゲート酸化膜を形成した後、チャ
ンネルイオン注入をしてから、ＰＭＯ８およびＮＭＯｓ
のソース、ドレインイオン注入をした。活性化熱処理は
９００℃。
２０分であった。
以上のプロセスの熱履歴を８ｇ７図に示すＯゲッタリン
グ形成は、主として、１１００℃の押し込み、９８０℃
のロコス酸化で行なわれる。本実施例ではゲッタリング
層で９．５ Ｘ Ｉ Ｏ１″ＣｒＩＴ３の酸素濃度に制
御したので、パルクウエーノ）の酸素濃度は問題になら
ないが、ゲッタリング層がない場合、第８図に示すよう
に、良品率は９．５×１０１７ｃｍ の近傍でのみ実
用的な値を示した０ 実施例１．２ではＣＶＤ法によってジクロルシランをソ
ースガスとし、Ｎ、０をドーピングガスとしたが、通常
のエピタキシャル成長と同様にシラン、テトラクロルシ
ラン等のソースガスでも同様に酸素を含むエピタキシャ
ル成長層がえられるし、ドーピングガスとしてＮ、Ｏ＋
Ｃ）他にＨ，Ｏ，Ｎｏ、 Ｎｏ、。
グ形成は、主として、１１００℃の押し込み、９８０℃
のロコス酸化で行なわれる。本実施例ではゲッタリング
層で９．５ Ｘ Ｉ Ｏ１″ＣｒＩＴ３の酸素濃度に制
御したので、パルクウエーノ）の酸素濃度は問題になら
ないが、ゲッタリング層がない場合、第８図に示すよう
に、良品率は９．５×１０１７ｃｍ の近傍でのみ実
用的な値を示した０ 実施例１．２ではＣＶＤ法によってジクロルシランをソ
ースガスとし、Ｎ、０をドーピングガスとしたが、通常
のエピタキシャル成長と同様にシラン、テトラクロルシ
ラン等のソースガスでも同様に酸素を含むエピタキシャ
ル成長層がえられるし、ドーピングガスとしてＮ、Ｏ＋
Ｃ）他にＨ，Ｏ，Ｎｏ、 Ｎｏ、。
０、ももちいることができる。更にＣＶＤの他にＭＢＥ
でもＢ、０．をドーピングソースとして酸素を含むエピ
タキシャル成長層を得ることができる。
でもＢ、０．をドーピングソースとして酸素を含むエピ
タキシャル成長層を得ることができる。
実施例においては、デバイス層を酸素をドープしないエ
ピタキシャル成長層としたが、その他に。
ピタキシャル成長層としたが、その他に。
アウトディ７：Ｌ−ジ田ン法を用いて、酸素を含むエピ
タキシャル成長層表面を酸素を含まない層にしそこにデ
バイス層を形成することができる。この方法は基板をデ
バイスプロセスに投入する前に行う、いわゆるＩＱ熱処
理と同じ熱処理方法でょいＯ また実施例１，２では基板はすべて２バルクシリコンウ
エハであったが、デバイス層を形成したあとバルクシリ
コンウェハを研摩等の方法で除去し石英ウェハやサファ
イアウェハ、表面にＳｉｎ。
タキシャル成長層表面を酸素を含まない層にしそこにデ
バイス層を形成することができる。この方法は基板をデ
バイスプロセスに投入する前に行う、いわゆるＩＱ熱処
理と同じ熱処理方法でょいＯ また実施例１，２では基板はすべて２バルクシリコンウ
エハであったが、デバイス層を形成したあとバルクシリ
コンウェハを研摩等の方法で除去し石英ウェハやサファ
イアウェハ、表面にＳｉｎ。
ｌｆｌを形成したシリコンウェハ等に接着してもよい。
（発明の効果）
本発明は、特定の酸素濃度ウェーハ、特定のデバイスプ
ロセスに対してしか有効でなかったイントリンシックゲ
ッタリング技術を、それらの条件によらずに十分なゲッ
タリング効果を得ることを可能にするもので、ウェーハ
コストの低減、デバイスの良品率向上、信頼性向上に効
果があシ、その工業的価値は大きい。
ロセスに対してしか有効でなかったイントリンシックゲ
ッタリング技術を、それらの条件によらずに十分なゲッ
タリング効果を得ることを可能にするもので、ウェーハ
コストの低減、デバイスの良品率向上、信頼性向上に効
果があシ、その工業的価値は大きい。
第１図は本発明によるＮＰＮバイポーラトランジスタの
断面図であるロ ト・・エミッタ、２・・・ベース％ ３・・・グラフト
ベース、４・・・コレクタ、５・・・８１０．．６・・
・Ｎ−エピタキシャル層、７・・・ゲッタリング層、８
・・・Ｎ＋埋め込み層。 ９・・・チャンネルストッパー 第２図は本発明によるＮＰＮバイポーラトランジスタを
つくるだめのプロセスフローを示す図である。第３図は
第２図のプロセスフローの熱サイクルを示した図で、９
００℃以上の熱過程のみを示したものである。第４図は
バルクウェーハ中の酸素濃度と良品率の関係を示した図
で、ゲッタリング層があると、酸素６度によらず高い良
品率を示した。 第５図は本発明によるＣＭＯ８ＦＥＴのＩｆ′ｒ面であ
る。 １０・・・ゲート、１１・・・ドレイン、１２・・・ソ
ース、１３・・・ゲート、１４・・・ドレイン、１５・
・・ソース、１６・・・５ｉ０２．１７・・・Ｎウェル
、１８・・・チャンネルストッパー、１９・・・ゲッタ
リング層第６図は本発明によるＣＭＯ８ＦＥＴ ｉつく
るだめのプロセスフローの図である。第７図は第６図の
熱サイクルを示した図で、９００℃以上の熱過程のみを
示したものである。第８図はバルクウェーハ中の酸素濃
度と良品率の関係をボした図で、ゲッタリング層がある
と、酸素級度の値によらず高い良品率を示した。 オ １ 図 ７２ 図 ：Ａ−３図 時間（Ｈ） 良品率（％） ′Ａ−５図 Ｎ チャンネル Ｐ チャンネル ″７９−６ 図 ７１′７ 図 時間（Ｈ） オ ８ 図
断面図であるロ ト・・エミッタ、２・・・ベース％ ３・・・グラフト
ベース、４・・・コレクタ、５・・・８１０．．６・・
・Ｎ−エピタキシャル層、７・・・ゲッタリング層、８
・・・Ｎ＋埋め込み層。 ９・・・チャンネルストッパー 第２図は本発明によるＮＰＮバイポーラトランジスタを
つくるだめのプロセスフローを示す図である。第３図は
第２図のプロセスフローの熱サイクルを示した図で、９
００℃以上の熱過程のみを示したものである。第４図は
バルクウェーハ中の酸素濃度と良品率の関係を示した図
で、ゲッタリング層があると、酸素６度によらず高い良
品率を示した。 第５図は本発明によるＣＭＯ８ＦＥＴのＩｆ′ｒ面であ
る。 １０・・・ゲート、１１・・・ドレイン、１２・・・ソ
ース、１３・・・ゲート、１４・・・ドレイン、１５・
・・ソース、１６・・・５ｉ０２．１７・・・Ｎウェル
、１８・・・チャンネルストッパー、１９・・・ゲッタ
リング層第６図は本発明によるＣＭＯ８ＦＥＴ ｉつく
るだめのプロセスフローの図である。第７図は第６図の
熱サイクルを示した図で、９００℃以上の熱過程のみを
示したものである。第８図はバルクウェーハ中の酸素濃
度と良品率の関係をボした図で、ゲッタリング層がある
と、酸素級度の値によらず高い良品率を示した。 オ １ 図 ７２ 図 ：Ａ−３図 時間（Ｈ） 良品率（％） ′Ａ−５図 Ｎ チャンネル Ｐ チャンネル ″７９−６ 図 ７１′７ 図 時間（Ｈ） オ ８ 図
Claims (3)
- （１）表面から深さ方向の構造が実質的に酸素を含まな
いシリコン単結晶層、酸素を２〜３０×１０＾１＾７ｃ
ｍ＾−＾３の濃度で含むシリコン単結晶層、そして基板
からなり上層のシリコン単結晶層にトランジスタが形成
されていることを特徴とする半導体素子。 - （２）バルクシリコンウェハ上にシリコンの原料ガスに
酸素のドーパントガスを含ませて酸素濃度２〜３０×１
０＾１＾７ｃｍ＾−＾３のシリコンエピタキシャル層を
成長させ、次いで酸素のドーパントガスを含ませない状
態でシリコンの原料ガスを流してシリコンエピタキシャ
ル層を成長させ、次いでこのエピタキシャル層にトラン
ジスタを形成することを特徴とする半導体素子の製造方
法。 - （３）バルクシリコンウェハ上にシリコンの原料ガスに
酸素のドーパントガスを含ませて酸素濃度２〜３０×１
０＾１＾７ｃｍ＾−＾３のシリコンエピタキシャル層を
成長し、次いで熱処理を行って表面の酸素をアウトディ
フューズさせ、次いでこの領域にトランジスタを形成す
ることを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27034085A JPS62128563A (ja) | 1985-11-29 | 1985-11-29 | 半導体素子とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27034085A JPS62128563A (ja) | 1985-11-29 | 1985-11-29 | 半導体素子とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62128563A true JPS62128563A (ja) | 1987-06-10 |
Family
ID=17484890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27034085A Pending JPS62128563A (ja) | 1985-11-29 | 1985-11-29 | 半導体素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128563A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000323484A (ja) * | 1999-05-07 | 2000-11-24 | Mitsubishi Electric Corp | 半導体装置及び半導体記憶装置 |
| JP2005311126A (ja) * | 2004-04-22 | 2005-11-04 | Shin Etsu Handotai Co Ltd | ｐ型シリコン単結晶ウェーハ及びその製造方法 |
| JPWO2004086488A1 (ja) * | 2003-03-26 | 2006-06-29 | コマツ電子金属株式会社 | 半導体エピタキシャルウェーハ |
-
1985
- 1985-11-29 JP JP27034085A patent/JPS62128563A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000323484A (ja) * | 1999-05-07 | 2000-11-24 | Mitsubishi Electric Corp | 半導体装置及び半導体記憶装置 |
| JPWO2004086488A1 (ja) * | 2003-03-26 | 2006-06-29 | コマツ電子金属株式会社 | 半導体エピタキシャルウェーハ |
| JP2005311126A (ja) * | 2004-04-22 | 2005-11-04 | Shin Etsu Handotai Co Ltd | ｐ型シリコン単結晶ウェーハ及びその製造方法 |
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