JPH0374839A - ３―５族化合物半導体層の形成方法 - Google Patents
３―５族化合物半導体層の形成方法Info
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- JPH0374839A JPH0374839A JP21065089A JP21065089A JPH0374839A JP H0374839 A JPH0374839 A JP H0374839A JP 21065089 A JP21065089 A JP 21065089A JP 21065089 A JP21065089 A JP 21065089A JP H0374839 A JPH0374839 A JP H0374839A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
シリコン（Ｓｉ）単結晶基板上にｍ−ｖ族化合物半導体
層をヘテロエピタキシャル成長させる技術に関し、より
詳しくは、Ｓｔ基板上にＧａＡｓ表面層膜をエピタキシ
ャル成長で形成する方法に関し、転位低減熱処理によっ
て生じるＧａＡｓ表面層（内部層）の電子キャリア濃度
を大幅に低減して、リーク電流を減らしかつデバイス製
造でのドーピング制御ができるようにすることを目的と
し、シリコン単結晶基板上に■−ｖ族化合物半導体層を
ヘテロエピタキシャル成長させて形成する過程で、転位
低減のための熱処理を行なっている■−Ｖ族化合物半導
体層の形成方法において、前記熱処理時に、ｐ型不純物
をＶ族原料ガスとともに成長反容炉内へ導入するように
構成する。
層をヘテロエピタキシャル成長させる技術に関し、より
詳しくは、Ｓｔ基板上にＧａＡｓ表面層膜をエピタキシ
ャル成長で形成する方法に関し、転位低減熱処理によっ
て生じるＧａＡｓ表面層（内部層）の電子キャリア濃度
を大幅に低減して、リーク電流を減らしかつデバイス製
造でのドーピング制御ができるようにすることを目的と
し、シリコン単結晶基板上に■−ｖ族化合物半導体層を
ヘテロエピタキシャル成長させて形成する過程で、転位
低減のための熱処理を行なっている■−Ｖ族化合物半導
体層の形成方法において、前記熱処理時に、ｐ型不純物
をＶ族原料ガスとともに成長反容炉内へ導入するように
構成する。
本発明は、シリコン（Ｓｉ）単結晶基板上に■−Ｖ族化
合物半導体層をヘテロエピタキシャル成長させる技術に
関し、より詳しくは、Ｓｉ基板上にｃａａｓＦｆ膜をエ
ピタキシャル成長で形成する方法に関する。
合物半導体層をヘテロエピタキシャル成長させる技術に
関し、より詳しくは、Ｓｉ基板上にｃａａｓＦｆ膜をエ
ピタキシャル成長で形成する方法に関する。
近年、ＧａＡｓ集積回路の集積度向上にともない、チッ
プ面積の増大とともに大口径でかつ割れにくいＧａＡｓ
基板が求められている。そこで、割れにくくかつ大口径
の基板として、Ｓｉ基板上にＧａＡｓ薄膜を直接にヘテ
ロエピタキシャル成長させたものが研究開発されており
、このＧａＡｓｍ膜にＧａＡｓデバイス（高速デバイス
、発光デバイスなど）を形成するわけである（例えば、
上西、秋山：“Ｓｔウェハーに直接ＧａＡｓ膜を成長、
その上にデバイスを作製”日経マイクロデバイス、１９
８６年１月号、ρｐ、１１３−１２７参照）。
プ面積の増大とともに大口径でかつ割れにくいＧａＡｓ
基板が求められている。そこで、割れにくくかつ大口径
の基板として、Ｓｉ基板上にＧａＡｓ薄膜を直接にヘテ
ロエピタキシャル成長させたものが研究開発されており
、このＧａＡｓｍ膜にＧａＡｓデバイス（高速デバイス
、発光デバイスなど）を形成するわけである（例えば、
上西、秋山：“Ｓｔウェハーに直接ＧａＡｓ膜を成長、
その上にデバイスを作製”日経マイクロデバイス、１９
８６年１月号、ρｐ、１１３−１２７参照）。
Ｓｉ基板上にＧａＡｓヘテロエピタキシャル層を成長さ
せるには有機金属化学気相成長法（ＭＯＣＶＤ法）また
は分子線エビクキ−法（ＭＢ２法）が従来より用いられ
ている。そして、ＧａＡｓ層を形成する際に、低温で不
定形（アモルファスないしある程度結晶化したもの）の
ＧａＡｓ薄層をＳｉ基板上に成長させ、次に高温で所定
厚さまでＧａＡｓをさらに成長させる、いわゆる２段階
戒長方式が採用されている。
せるには有機金属化学気相成長法（ＭＯＣＶＤ法）また
は分子線エビクキ−法（ＭＢ２法）が従来より用いられ
ている。そして、ＧａＡｓ層を形成する際に、低温で不
定形（アモルファスないしある程度結晶化したもの）の
ＧａＡｓ薄層をＳｉ基板上に成長させ、次に高温で所定
厚さまでＧａＡｓをさらに成長させる、いわゆる２段階
戒長方式が採用されている。
このようにして形成したＧａＡｓ層は転位などの格子欠
陥を有しており、転位低減のための熱処理がＧａＡｓ成
長途中（あるいは成長後）に水素とヒ素またはアルシン
との雰囲気下で行なわれている。この熱処理（アニール
処理）としては第３Ａ図〜第３Ｄ図に示すような熱処理
パターンで行なわれている。これら図面において、Ｓｉ
基板を予熱しくステップＡ）、表面クリーニングのため
に高温に加熱しくステップＢ）、低温（例えば、４５０
°Ｃ）にて薄い不定形ＧａＡｓを成長させ（ステップＣ
）、そして高温（例えば、７００℃）にてＧａＡｓ層形
成を行なう、第３Ａ図および第３Ｂ図ではＧａＡｓ成長
を２回で行ない（ステップＧｌおよびＧ２）、その途中
で転位低減熱処理を熱サイクル（成長温度以上への加熱
と成長温度以下への冷却の繰り返し、ステップＤ・・・
第３Ａ図）または一定な高温アニール（成長温度以上へ
の加熱し維持する、ステップＥ・・・第３Ｂ図）として
行なう。また、第３Ｃ図および第３Ｄ図ではＧａＡｓ成
長（ステップＧ）の後に、熱サイクルＤ（第３Ｃ図）ま
たは一定な高温アニールＥ（第３Ｄ図）を行なう。
陥を有しており、転位低減のための熱処理がＧａＡｓ成
長途中（あるいは成長後）に水素とヒ素またはアルシン
との雰囲気下で行なわれている。この熱処理（アニール
処理）としては第３Ａ図〜第３Ｄ図に示すような熱処理
パターンで行なわれている。これら図面において、Ｓｉ
基板を予熱しくステップＡ）、表面クリーニングのため
に高温に加熱しくステップＢ）、低温（例えば、４５０
°Ｃ）にて薄い不定形ＧａＡｓを成長させ（ステップＣ
）、そして高温（例えば、７００℃）にてＧａＡｓ層形
成を行なう、第３Ａ図および第３Ｂ図ではＧａＡｓ成長
を２回で行ない（ステップＧｌおよびＧ２）、その途中
で転位低減熱処理を熱サイクル（成長温度以上への加熱
と成長温度以下への冷却の繰り返し、ステップＤ・・・
第３Ａ図）または一定な高温アニール（成長温度以上へ
の加熱し維持する、ステップＥ・・・第３Ｂ図）として
行なう。また、第３Ｃ図および第３Ｄ図ではＧａＡｓ成
長（ステップＧ）の後に、熱サイクルＤ（第３Ｃ図）ま
たは一定な高温アニールＥ（第３Ｄ図）を行なう。
転位低減熱処理を施こすと、そのときのＧａＡｓ表面付
近はｎ型化し電子濃度（キャリア濃度）が高くなってし
まう。そのために、ＧａＡｓ基板（層）リーク電流が流
れ易くなり、また、ドーピング制御が十分に行なえなく
なってしまう。
近はｎ型化し電子濃度（キャリア濃度）が高くなってし
まう。そのために、ＧａＡｓ基板（層）リーク電流が流
れ易くなり、また、ドーピング制御が十分に行なえなく
なってしまう。
本発明の目的は、転位低減熱処理によって生じるＧａＡ
ｓ表面層（内部層）の電子キャリア濃度を大幅に低減し
て、リーク電流を減らしかつデバイス製造でのドーピン
グ制御ができるようにすることである。
ｓ表面層（内部層）の電子キャリア濃度を大幅に低減し
て、リーク電流を減らしかつデバイス製造でのドーピン
グ制御ができるようにすることである。
上述の目的が、転位低減熱処理工程を含むシリコン基板
上へのｍ−ｖ族化合物半導体層をヘテロエピタキシャル
成長形成する方法において、該熱処理時に、ｍ−ｖ族化
合物半導体でのｐ型不純物をＶ族原料ガスとともに成長
反応炉内へ導入することを特徴とする形成方法によって
達成される。
上へのｍ−ｖ族化合物半導体層をヘテロエピタキシャル
成長形成する方法において、該熱処理時に、ｍ−ｖ族化
合物半導体でのｐ型不純物をＶ族原料ガスとともに成長
反応炉内へ導入することを特徴とする形成方法によって
達成される。
導入するｐ型不純物はＺｎ、ＢｅまたはＭｇであり、そ
の量は熱処理条件、成長条件によって変動するが、補償
する量（ｐ型ドーパントの数が電子キャリアの数と同程
度になる）が望ましい。化合物半導体層形成後で、キャ
リア濃度を熱処理時表面付近にて１０−”ｃｍ−”以下
にすることは好ましい。
の量は熱処理条件、成長条件によって変動するが、補償
する量（ｐ型ドーパントの数が電子キャリアの数と同程
度になる）が望ましい。化合物半導体層形成後で、キャ
リア濃度を熱処理時表面付近にて１０−”ｃｍ−”以下
にすることは好ましい。
ｍ−ｖ族化合物半導体はＧａＡｓ、 Ａｊ！Ａｓ、 Ｇ
ａＰ。
ａＰ。
ＩｎＡｓまたはこれらの混晶なとであり、特にＧａＡｓ
が望ましい。
が望ましい。
本発明では転位低減熱処理時にｐ型不純物を成長反応炉
に導入して、熱処理しているＧａＡｓ層にその表面から
ｐ型不純物をドープし、従来ＧａＡｓ表面付近に生じて
いた電子キャリアに対してｐ型ドーパントで補償するこ
とによってキャリア濃度を低減（制御）する。
に導入して、熱処理しているＧａＡｓ層にその表面から
ｐ型不純物をドープし、従来ＧａＡｓ表面付近に生じて
いた電子キャリアに対してｐ型ドーパントで補償するこ
とによってキャリア濃度を低減（制御）する。
以下、添付図面を参照して、本発明の実施態様例によっ
て本発明の詳細な説明する。
て本発明の詳細な説明する。
第２図は、第３Ａ図に示した温度プロフィルと同じタイ
プでのＧａＡｓ層形戒（形成）の温度プロフィルであり
、この場合でのＳｔ基板上へのＧａＡｓヘテロエピタキ
ー威長を次のようにして行なう。
プでのＧａＡｓ層形戒（形成）の温度プロフィルであり
、この場合でのＳｔ基板上へのＧａＡｓヘテロエピタキ
ー威長を次のようにして行なう。
まず、Ｓｉ基板（ウェハー）を従来より使用の成長反応
炉内に入れ、高真空に排気し、４５０″Ｃまで予熱する
（ステップＡ）。Ｈ２ガス（１２Ｉｌ／ｗｉｎ）および
ＡｓＨ３ガス（１００ｃｃ／ｗｉｎ）を成長反応炉内へ
流し、圧力を７６Ｔｏｒｒにし、１０００°Ｃまで昇温
し、１０分間維持してＳｔ基板表面のクリーニングを行
なう（ステップＢ）。以後、炉内圧力を７６Ｔｏｒｒに
維持する。
炉内に入れ、高真空に排気し、４５０″Ｃまで予熱する
（ステップＡ）。Ｈ２ガス（１２Ｉｌ／ｗｉｎ）および
ＡｓＨ３ガス（１００ｃｃ／ｗｉｎ）を成長反応炉内へ
流し、圧力を７６Ｔｏｒｒにし、１０００°Ｃまで昇温
し、１０分間維持してＳｔ基板表面のクリーニングを行
なう（ステップＢ）。以後、炉内圧力を７６Ｔｏｒｒに
維持する。
次に、加熱温度を４５０°Ｃに下げ、Ｇａ （ＣＨｓ）
ｓガス（２４ｃｃ／ｗｉｎ）を新らたに成長反応炉内
へ流し、Ｈ２ガスを同じ＜ １２１ ／ｌｌｌ１ｎで流
し、Ａ３Ｆ１３ガスを１１０ｃｃ、／＋ｉｎに増して流
すことによって、Ｓｔ基板上に不定形（アモルファス、
ａ ） ＧａＡｓを約１０ｎｒａ厚さ成長させる（ステ
ップＣ）、さらに、加熱温度を７００°Ｃに上げ、同じ
原料ガスの流量を、Ｈ２ガス”４２Ｉ！、／ｍｉｎ 、
Ａｓｈ、ガス・・・２００ｃｃ ／ｍｉｎ 、 Ｇａ
（ＣＨｚ）ｚガス−２９ｃｃ／ｌ１ｉｎとして、ａ−Ｇ
ａＡｓ層上にＧａＡｓをヘテロエピタキシャル層を１〜
３μ（約１．３ｍ）成長させる（ステップＧ１）。
ｓガス（２４ｃｃ／ｗｉｎ）を新らたに成長反応炉内
へ流し、Ｈ２ガスを同じ＜ １２１ ／ｌｌｌ１ｎで流
し、Ａ３Ｆ１３ガスを１１０ｃｃ、／＋ｉｎに増して流
すことによって、Ｓｔ基板上に不定形（アモルファス、
ａ ） ＧａＡｓを約１０ｎｒａ厚さ成長させる（ステ
ップＣ）、さらに、加熱温度を７００°Ｃに上げ、同じ
原料ガスの流量を、Ｈ２ガス”４２Ｉ！、／ｍｉｎ 、
Ａｓｈ、ガス・・・２００ｃｃ ／ｍｉｎ 、 Ｇａ
（ＣＨｚ）ｚガス−２９ｃｃ／ｌ１ｉｎとして、ａ−Ｇ
ａＡｓ層上にＧａＡｓをヘテロエピタキシャル層を１〜
３μ（約１．３ｍ）成長させる（ステップＧ１）。
ここで転位低減熱処理として、ＧａＡｓ成長を停止した
状態で、第２図に示すように２００°Ｃまでの冷却と８
００ ’Ｃへの加熱とからなる熱サイクルを１〜２０回
（この場合５回）繰り返す（ステップＤ）。
状態で、第２図に示すように２００°Ｃまでの冷却と８
００ ’Ｃへの加熱とからなる熱サイクルを１〜２０回
（この場合５回）繰り返す（ステップＤ）。
熱サイクル中の雰囲気がＨ！ガス（１２１／ｍ１ｎ）お
よびＡｓＨ，ガス（１２０ｃｃ／＋＋＋ｉｎ）であるの
が従来例であり、本願発明に係る場合にはｐ全不純物と
なるＺｎ（ＣＨｓ）ｔガス（０，５〜３０ｃｃ／ｗｉｎ
）をＨ！ガスおよびＡｓＨ，ガスに加えて成長反応炉へ
流して雰囲気とする。ＡｓＨ，ガスのＶ族原料ガスをＧ
ａＡｓ成長時以外にも継続して流すのは、Ａｓは蒸気圧
が高く揮発しやすいので、それを防止するためである。
よびＡｓＨ，ガス（１２０ｃｃ／＋＋＋ｉｎ）であるの
が従来例であり、本願発明に係る場合にはｐ全不純物と
なるＺｎ（ＣＨｓ）ｔガス（０，５〜３０ｃｃ／ｗｉｎ
）をＨ！ガスおよびＡｓＨ，ガスに加えて成長反応炉へ
流して雰囲気とする。ＡｓＨ，ガスのＶ族原料ガスをＧ
ａＡｓ成長時以外にも継続して流すのは、Ａｓは蒸気圧
が高く揮発しやすいので、それを防止するためである。
熱処理後に、加熱温度を７００°Ｃに上げ、既に（ステ
ップＧ１にて）成長させたＧａＡｓ層の上にＧａＡｓエ
ピタキシャル層（１〜１０μ厚さ）を成長させ、（ステ
ップＧ２）、そのためにステップＧ１と同じにＨ２ガス
（１２４！／ｗｉｎ）、 ＡｓＨｓガス（２００ｃｃ、
／ｗｉｎ）およびＧａ（ＣＨｓ）３ガス（２９ｃｃ／ｎ
＋ｉｎ）を成長反応炉へ流す。約１．９μ厚さのＧａＡ
ｓ成長にてここでは終了して、約３．２μ厚さのＧａＡ
ｓエピタキシャル層を形成した。
ップＧ１にて）成長させたＧａＡｓ層の上にＧａＡｓエ
ピタキシャル層（１〜１０μ厚さ）を成長させ、（ステ
ップＧ２）、そのためにステップＧ１と同じにＨ２ガス
（１２４！／ｗｉｎ）、 ＡｓＨｓガス（２００ｃｃ、
／ｗｉｎ）およびＧａ（ＣＨｓ）３ガス（２９ｃｃ／ｎ
＋ｉｎ）を成長反応炉へ流す。約１．９μ厚さのＧａＡ
ｓ成長にてここでは終了して、約３．２μ厚さのＧａＡ
ｓエピタキシャル層を形成した。
このようにして得たＧａＡｓ層付きＳｉ基板の表面より
の（電子）キャリア濃度の厚さ方向分布を調べて、その
結果を第１図に示す、第１図において、従来通りに熱サ
イクルの転位低減熱処理を施こした場合には破線で示す
ようにＧａＡｓエピタキシャル層の中間での熱処理相当
位置にて電子キャリア濃度が上昇しておりｎ型になって
しまう。一方、本発明にしたがってこの転位低減熱処理
時にＺｎなどのｐ型不純物ドーピングを行なうことによ
って、実線で示すようにキャリア濃度が測定装置の測定
範囲外まで低下する。すなわち、熱処理相当位置前後の
ＧａＡｓエピタキシャル層では電子キャリアがｐ型ドー
パントにて補償されている。したがって、少なくとも４
．５ ＸＩＯ”ＣＩ−” （表面側ＧａＡｓエピタキシ
ャル層中のキャリア濃度）よりも低くでき、Ｉ ＸＩＯ
”ＣＩ＋−”以下になればドーピング制御は可能である
。
の（電子）キャリア濃度の厚さ方向分布を調べて、その
結果を第１図に示す、第１図において、従来通りに熱サ
イクルの転位低減熱処理を施こした場合には破線で示す
ようにＧａＡｓエピタキシャル層の中間での熱処理相当
位置にて電子キャリア濃度が上昇しておりｎ型になって
しまう。一方、本発明にしたがってこの転位低減熱処理
時にＺｎなどのｐ型不純物ドーピングを行なうことによ
って、実線で示すようにキャリア濃度が測定装置の測定
範囲外まで低下する。すなわち、熱処理相当位置前後の
ＧａＡｓエピタキシャル層では電子キャリアがｐ型ドー
パントにて補償されている。したがって、少なくとも４
．５ ＸＩＯ”ＣＩ−” （表面側ＧａＡｓエピタキシ
ャル層中のキャリア濃度）よりも低くでき、Ｉ ＸＩＯ
”ＣＩ＋−”以下になればドーピング制御は可能である
。
上述の実施例では熱サイクルの転位低減熱処理ヲＧａＡ
ｓエピタキシャル層成長途中で行なっているが、成長後
に行なっても、さらに成長温度以上への一定加熱アニー
ルに本発明を適用しても同等の効果が得られる。
ｓエピタキシャル層成長途中で行なっているが、成長後
に行なっても、さらに成長温度以上への一定加熱アニー
ルに本発明を適用しても同等の効果が得られる。
さらに、ｐ全不純物のドーピングを上述したような熱拡
散方式でなく、イオン注入によって行なうことができる
。この場合には、転位低減熱処理の直後にｐ全不純物を
全面にイオン注入し、注入イオンの活性化熱処理を行な
う必要がある。そのために、Ｚｎ 、Ｃ，Ｂｅ 、
Ｍｇ等のｐ全不純物を、１０１！〜１０”ｃｓ−”のド
ーズ量でイオン注入することは好ましい。
散方式でなく、イオン注入によって行なうことができる
。この場合には、転位低減熱処理の直後にｐ全不純物を
全面にイオン注入し、注入イオンの活性化熱処理を行な
う必要がある。そのために、Ｚｎ 、Ｃ，Ｂｅ 、
Ｍｇ等のｐ全不純物を、１０１！〜１０”ｃｓ−”のド
ーズ量でイオン注入することは好ましい。
上述したように本発明によれば、従来の転位低減熱処理
で生じていたＧａＡｓ層表面（中間部分）での電子キャ
リア濃度の上昇を防止することができて、漏洩電流の少
ない電気的特性を向上させたＧａＡｓヘテロエピタキシ
ャル層をＳｉ基板上に形成できる。従来よりもリーク電
流の少ないＧａＡｓ／Ｓｔ基板が得られる。
で生じていたＧａＡｓ層表面（中間部分）での電子キャ
リア濃度の上昇を防止することができて、漏洩電流の少
ない電気的特性を向上させたＧａＡｓヘテロエピタキシ
ャル層をＳｉ基板上に形成できる。従来よりもリーク電
流の少ないＧａＡｓ／Ｓｔ基板が得られる。
第１図は、Ｓｉ基板上にＧａＡｓエピタキシャル層を形
成したＧａＡｓ／Ｓｔ基板の厚さ方向でのキャリア濃度
分布を示すグラフであり、 第２図は、第１図のＧａＡｓ／Ｓｔ基板を作成するため
のＧａＡｓ成長形成の温度プロフィルのグラフであり、 第３Ａ図〜第３Ｄ図は、Ｓｉ基板上にＧａＡｓ層を形成
するときの温度プロフィルのグラフである。 時間 第 図 第３Ａ団 時間 第３Ｂ回 時間 第３ＣＦｊＪ 時間 第３Ｄ図
成したＧａＡｓ／Ｓｔ基板の厚さ方向でのキャリア濃度
分布を示すグラフであり、 第２図は、第１図のＧａＡｓ／Ｓｔ基板を作成するため
のＧａＡｓ成長形成の温度プロフィルのグラフであり、 第３Ａ図〜第３Ｄ図は、Ｓｉ基板上にＧａＡｓ層を形成
するときの温度プロフィルのグラフである。 時間 第 図 第３Ａ団 時間 第３Ｂ回 時間 第３ＣＦｊＪ 時間 第３Ｄ図
Claims (1)
- 【特許請求の範囲】 １、シリコン単結晶基板上にIII−Ｖ族化合物半導体層
をヘテロエピタキシャル成長させて形成する過程で、転
位低減のための熱処理を行なっているIII−Ｖ族化合物
半導体層の形成方法において、前記熱処理時に、ｐ型不
純物をＶ族原料ガスとともに成長反容炉内へ導入するこ
とを特徴とするIII−Ｖ族化合物半導体層の形成方法。 ２、シリコン単結晶基板上にIII−Ｖ族化合物半導体層
をヘテロエピタキシャル成長させて形成する過程で、転
位低減のための熱処理を行なっているIII−Ｖ族化合物
半導体層の形成方法において、前記熱処理の後に、ｐ型
不純物をイオン注入することを特徴とするIII−Ｖ族化
合物半導体層の形成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21065089A JP2848404B2 (ja) | 1989-08-17 | 1989-08-17 | ▲ｉｉｉ▼―▲ｖ▼族化合物半導体層の形成方法 |
| EP90308907A EP0413546B1 (en) | 1989-08-17 | 1990-08-14 | Method of forming compound semiconductor layer |
| DE1990623718 DE69023718T2 (de) | 1989-08-17 | 1990-08-14 | Verfahren zur Herstellung einer Verbindungshalbleiterschicht. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21065089A JP2848404B2 (ja) | 1989-08-17 | 1989-08-17 | ▲ｉｉｉ▼―▲ｖ▼族化合物半導体層の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0374839A true JPH0374839A (ja) | 1991-03-29 |
| JP2848404B2 JP2848404B2 (ja) | 1999-01-20 |
Family
ID=16592823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21065089A Expired - Lifetime JP2848404B2 (ja) | 1989-08-17 | 1989-08-17 | ▲ｉｉｉ▼―▲ｖ▼族化合物半導体層の形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0413546B1 (ja) |
| JP (1) | JP2848404B2 (ja) |
| DE (1) | DE69023718T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8681081B2 (en) | 2004-07-21 | 2014-03-25 | Sharp Kabushiki Kaisha | Active matrix type display device and drive control circuit used in the same |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69330845T2 (de) * | 1992-03-26 | 2002-04-04 | Canon Kk | Methoden für das Wachstum von Verbindungshalbleiterschichten |
| JP3093904B2 (ja) * | 1993-02-16 | 2000-10-03 | 富士通株式会社 | 化合物半導体結晶の成長方法 |
| US5456206A (en) * | 1994-12-07 | 1995-10-10 | Electronics And Telecommunications Research Institute | Method for two-dimensional epitaxial growth of III-V compound semiconductors |
| US5926726A (en) * | 1997-09-12 | 1999-07-20 | Sdl, Inc. | In-situ acceptor activation in group III-v nitride compound semiconductors |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4632712A (en) * | 1983-09-12 | 1986-12-30 | Massachusetts Institute Of Technology | Reducing dislocations in semiconductors utilizing repeated thermal cycling during multistage epitaxial growth |
| US4835116A (en) * | 1987-11-13 | 1989-05-30 | Kopin Corporation | Annealing method for III-V deposition |
-
1989
- 1989-08-17 JP JP21065089A patent/JP2848404B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-14 DE DE1990623718 patent/DE69023718T2/de not_active Expired - Fee Related
- 1990-08-14 EP EP90308907A patent/EP0413546B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8681081B2 (en) | 2004-07-21 | 2014-03-25 | Sharp Kabushiki Kaisha | Active matrix type display device and drive control circuit used in the same |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69023718D1 (de) | 1996-01-04 |
| JP2848404B2 (ja) | 1999-01-20 |
| EP0413546A1 (en) | 1991-02-20 |
| EP0413546B1 (en) | 1995-11-22 |
| DE69023718T2 (de) | 1996-04-18 |
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