JP2000323484A - 半導体装置及び半導体記憶装置 - Google Patents

半導体装置及び半導体記憶装置

Info

Publication number
JP2000323484A
JP2000323484A JP11126893A JP12689399A JP2000323484A JP 2000323484 A JP2000323484 A JP 2000323484A JP 11126893 A JP11126893 A JP 11126893A JP 12689399 A JP12689399 A JP 12689399A JP 2000323484 A JP2000323484 A JP 2000323484A
Authority
JP
Japan
Prior art keywords
semiconductor
gettering
recess
silicon layer
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11126893A
Other languages
English (en)
Inventor
Nobumi Hattori
信美 服部
Hideki Naruoka
英樹 成岡
Hidekazu Yamamoto
秀和 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP11126893A priority Critical patent/JP2000323484A/ja
Priority to US09/438,578 priority patent/US6252294B1/en
Publication of JP2000323484A publication Critical patent/JP2000323484A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/26—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device including materials for absorbing or reacting with moisture or other undesired substances, e.g. getters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/913—Active solid-state devices, e.g. transistors, solid-state diodes with means to absorb or localize unwanted impurities or defects from semiconductors, e.g. heavy metal gettering

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 LSIの設計の自由度を阻害することく、十
分なゲッタリングが可能な、SOI構造を有する半導体装
置、及び半導体記憶装置を提供すること。 【解決手段】 この発明に係る半導体装置の製造方法は
絶縁層上にシリコン層が設けられたSOI構造を有する半
導体ウエーハ１を備え、半導体ウエーハ１が、半導体素
子が形成される複数の素子形成領域１ａと、素子形成領
域１ａの間に設けられた切断用領域１ｂとを有する半導
体装置であって、切断用領域１ｂに、所定深さを有する
凹部と、この凹部に埋設されてなるゲッタリング部材と
を有するゲッタリングサイトが設けるようにしたもので
ある。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、絶縁層上にシリコ
ン層が設けられたSOI（Silicon on Insulator）構造を
有する半導体装置、特に、ゲッタリングサイトが設けら
れたSOI構造を有する半導体装置に関する。
【０００２】
【従来の技術】半導体装置の製造工程においては、基板
を形成する時、あるいは、半導体素子やコンタクト孔等
を形成する時に、汚染物質（例えば、銅（Cu）、鉄（F
e）、ニッケル（Ni）等の金属不純物）が基板中に導入
される場合がある。このような汚染物質が基板中に導入
されると、その後の熱処理により、この汚染物質が基板
中の素子形成領域に熱拡散していき、この汚染物質によ
り、素子形成領域に形成された半導体素子等の特性が劣
化するという問題が生じる。例えば、基板上にMOSトラ
ンジスタが形成されている場合には、このMOSトランジ
スタのゲート絶縁膜の耐圧が低下するという問題が生じ
るし、P／Ｎ型不純物接合部が形成されている場合に
は、P／Ｎ型不純物接合部でのリーク電流が増大すると
いう問題が生じる。
【０００３】そこで、半導体基板そのものに半導体素子
を形成する従来のバルク型の半導体基板を用いた半導体
装置では、上記汚染物質により半導体素子等の特性が劣
化するのを防止するため、この半導体基板の裏面もしく
はバルクにゲッタリングサイトを設けてゲッタリングを
するようにしていた。ここで、ゲッタリングとは、結晶
欠陥等のゲッタリングサイトを形成し、これに汚染物質
を捕獲、固着する技術である。
【０００４】また、今日の半導体装置においては、高集
積化、高速化等の観点から、従来のバルク型の半導体基
板に代わって、支持基板上に絶縁層を設け、さらにこの
絶縁層上にシリコン層が設けられたSOI構造を有するSOI
基板が注目されているが、このSOI基板の場合には、上
記従来のバルク型の半導体基板に相当する支持基板にゲ
ッタリングサイトを設けても、シリコン層と支持基板の
間に絶縁層が介在しているので、シリコン層中の汚染物
質を上記ゲッタリングサイトによってゲッタリングさせ
るためには、汚染物質が絶縁層を通過しなければならな
い。そのため、この絶縁層を通過するだけの運動エネル
ギーを有しない汚染物質のゲッタリングはできないの
で、比較的低温で形成される昨今のLSI製造には有効で
はなくなりつつある。
【０００５】そこで、特開平４−７２６３１号公報、特
開平８−１９１１４０号公報に示されているように、SO
I基板を構成するシリコン層の底面に、全面にわたって
ゲッタリングサイトを形成する手法（以下、手法１と呼
ぶ）、あるいは、特開平８−４５９４３号公報に示され
ているように、素子分離領域を覆うようにゲッタリング
サイトである多結晶シリコン層を形成する手法（以下、
手法２と呼ぶ）を用いてゲッタリングをする手法が開示
されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のゲッタリングの手法１では、シリコン層に
ゲッタリングサイトを有するため、シリコン層の膜厚が
200ｎｍ以下のLSIを製造する場合には、ゲッタリングサ
イトに存在する結晶欠陥により、シリコン層表面に形成
されている電子素子間にリークが発生し、特性が劣化す
るという問題がある。
【０００７】また、上記のような従来のゲッタリングの
手法２では、上記手法１の問題点は解消しているが、多
結晶シリコン層を形成する必要から、素子を形成しない
素子分離領域が増大するため、LSI微細化に対し著しく
不利になるという問題がある。
【０００８】そこで、特開平５−８２５２５号公報に
は、これらの問題点を解決するために、支持基板上に断
片的に絶縁層を形成することで、シリコン層と絶縁層と
が導通するようにし、支持基板の裏面に設けたゲッタリ
ングサイトでゲッタリングする手法が開示されている。
しかしながら、この手法では、SOIウエーハの製造段階
において、絶縁層が断片的になるように形成するので、
予めゲッタリングサイトが定まったSOIウエーハが製造
されることになり、LSIの設計の自由度が著しく奪われ
るという問題がある。さらに、ゲッタリングサイトが支
持基板の裏面に設けられているので、支持基板の裏面か
らの汚染に対しては効果があるものの、活性層であるシ
リコン層からは遠い位置に形成されており、シリコン層
に形成される半導体素子が汚染物質に汚染されるのを十
分に防止することは困難である。
【０００９】本発明はかかる問題点を解決するためにな
されたもので、LSIの設計の自由度を阻害することく、
十分なゲッタリングが可能な、SOI構造を有する半導体
装置、及び半導体記憶装置に関するものである。
【００１０】さらに、本発明は、十分なゲッタリングサ
イトの形成が可能で、かつ、製造工程を少なくすること
が可能な、SOI構造を有する半導体装置、及び半導体記
憶装置に関するものである。
【００１１】
【課題を解決するための手段】本発明にかかる半導体装
置は、絶縁層上にシリコン層が設けられたSOI構造を有
する半導体ウエーハを備え、上記半導体ウエーハが、半
導体素子が形成される複数の素子形成領域と、上記素子
形成領域の間に設けられた切断用領域とを有する半導体
装置であって、上記切断用領域に、所定深さを有する凹
部と、この凹部に埋設されてなるゲッタリング部材とを
有するゲッタリングサイトが設けられていることを特徴
とするものである。
【００１２】上記凹部は、線状溝または環状溝であって
もよく、さらに、孔状のものを複数設けるようにしても
よい。
【００１３】また、上記凹部の底部は、一般には、上記
シリコン層内になるよう設定されるが、上記絶縁層内、
さらには、支持基板内になるよう設定することも可能で
ある。この場合には、ゲッタリングサイトの容量が増加
することになるので、ゲッタリング効果はよくなる。
【００１４】また、上記ゲッタリング部材には、多結晶
シリコンまたは酸化シリコンを用いればよく、複数のゲ
ッタリングサイトにそれぞれ異なるゲッタリング部材を
埋設するようにしてもよい。例えば、底部がシリコン層
内に設定され、酸化シリコンが埋設されてなるゲッタリ
ングサイトと、底部が絶縁層内に設定され、多結晶シリ
コンが埋設されてなるゲッタリングサイトとを形成して
もよく、あるいは、凹部側壁に熱酸化膜を設け、この凹
部内に多結晶シリコンを埋設したゲッタリングサイトを
形成するようにしてもよい。
【００１５】また、本発明に係る半導体記憶装置は、絶
縁層上にシリコン層が設けられたSOI構造を有する半導
体基板と、上記半導体基板に設けられたメモリセルとを
備えた半導体記憶装置であって、上記メモリセルの周辺
に、所定深さを有する凹部と、この凹部に埋設されてな
るゲッタリング部材とからなるゲッタリングサイトが設
けられていることを特徴とするものである。
【００１６】さらに、上記半導体基板に、上記メモリセ
ルと所定距離隔てて、上記メモリセルの動作に関与する
周辺回路を備えるようにし、ゲッタリングサイトを、上
記メモリセルと上記周辺回路との間に設けるようにして
もよい。
【００１７】上記周辺回路としては、メモリセルのビッ
ト線に流れる微少な信号を感知し増幅するセンスアンプ
回路、動作させるメモリセルのアドレスを指定するデコ
ーダ回路、あるいは、電源回路、ヒューズ、ドライバ回
路、周波数変調回路、バッファ回路等、メモリセルを取
り囲むように配置された電子回路が挙げられる。
【００１８】上記凹部は、上記メモリセルを取り囲むよ
うに設けられた線状溝または環状溝、あるいは、孔状の
ものを複数設けるようにしてもよい。
【００１９】さらに、上記凹部の底面を下方向に突出し
た円錐状の形状にすると、出力を下げたプラズマエッチ
ングより凹部を形成する際に、プラズマに起因して凹部
に生じる損傷を軽減することができる。それに加えて、
円錐状の形状にすると、凹部内に絶縁体を埋め込む際
に、この凹部とシリコン層間に発生する応力を抑制する
ことができるので、シリコン層にかかる応力により生じ
る結晶欠陥の発生を抑制することができる。
【００２０】また、上記ゲッタリング部材には、多結晶
シリコンまたは酸化シリコンを用いればよく、複数のゲ
ッタリングサイトにそれぞれ異なるゲッタリング部材を
埋設するようにしてもよい。例えば、底部がシリコン層
内に設定され、酸化シリコンが埋設されてなるゲッタリ
ングサイトと、底部が絶縁層内に設定され、多結晶シリ
コンが埋設されてなるゲッタリングサイトとを形成して
もよく、あるいは、凹部側壁に熱酸化膜を設け、この凹
部内に多結晶シリコンを埋設したゲッタリングサイトを
形成するようにしてもよい。
【００２１】また、本発明に係る半導体記憶装置は、絶
縁層上にシリコン層が設けられたSOI構造を有する半導
体基板と、上記シリコン層に設けられ、ソース／ドレイ
ン領域及びゲート酸化膜を介して形成されたゲート電極
を有するMOSトランジスタと、上記MOSトランジスタ上及
びこのMOSトランジスタ近傍部上に設けられた層間絶縁
膜と、上記層間絶縁膜上に設けられた導電体と、上記導
電体と上記ソース領域またはドレイン領域とが電気的に
接続されるよう、上記層間絶縁膜に設けられ、内部に導
電体が埋設されてなるコンタクト孔とを備えてなる半導
体記憶装置であって、上記MOSトランジスタの近傍部
に、上記層間絶縁膜上からこの層間絶縁膜下のシリコン
層内にまで達するよう設けられた孔と、この孔内部に埋
設されたゲッタリング部材とを有するゲッタリングサイ
トが設けられていることを特徴とするものである。
【００２２】上記半導体記憶装置としては、上記導電体
に互いに対向するように設けられた導電体を備え、これ
ら互いに対向する導電体により構成されてなるキャパシ
タと、上記トランジスタとから構成されるDRAM、あるい
は、MOSトランジスタを複数設け、上記導電体の一方が
上記MOSトランジスタのソースまたはドレイン領域と電
気的に接続されるとともに、他方が他のMOSトランジス
タのゲート電極と電気的に接続されて構成されるSRAM、
さらにはフラッシュメモリであってもよい。
【００２３】上記のような半導体記憶装置では、上記層
間絶縁膜にストレージノード用のコンタクト孔を形成す
る際に、ゲッタリングサイト用の孔を同時に形成するこ
とが可能で、少ない製造工程でゲッタリングサイトを形
成することが可能である。さらに、半導体素子の極近傍
にゲッタリング用の孔を形成することも可能であるの
で、上記コンタクト孔を形成する時に導入されうる汚染
物質等のゲッタリングに適している。
【００２４】また、本発明に係る半導体装置は、絶縁層
上にシリコン層が設けられたSOI構造を有する半導体基
板を備え、上記半導体基板が、MOSトランジスタが形成
されてなる活性領域と、この活性領域近傍に設けれられ
たフィールドシールド分離領域と有する半導体装置であ
って、上記フィールドシールド分離領域おけるシリコン
層上には、酸化膜を介して電極が設けられ、かつ、上記
フィールドシールド分離領域におけるシリコン層には、
所定深さを有する凹部と、この凹部に埋設されてなるゲ
ッタリング部材とを有するゲッタリングサイトが設けら
れていることを特徴とするものである。
【００２５】なお、フィールドシールド分離領域のシリ
コン層下部において、電子、あるいは、正孔が自由に移
動可能なよう、上記凹部の底部がシリコン層内になるよ
う設定するのが好ましい。
【００２６】
【発明の実施の形態】実施の形態１．本実施の形態は、
SOI構造を有する半導体ウエーハの切断用領域に凹部を
設け、この凹部内にゲッタリング部材を埋設すること
で、この切断用領域内にゲッタリングサイトを形成する
ようにした半導体装置の一実施例を示すものである。こ
こで、切断用領域は、ウエーハ上に形成された半導体素
子をウエーハから切り出すときの切断用領域である。
【００２７】図１、２は本実施の形態の半導体装置の構
造を示す概略図で、図１は本実施の形態の半導体装置の
上面図の一部を示す図で、図２は図１に示した半導体装
置をAA断面で切断した場合の断面図である。
【００２８】図１に示すように、半導体ウエーハ１に
は、実際に半導体素子が形成される複数の素子形成領域
１ａが設けられ、さらに、これらの半導体素子を半導体
ウエーハ１から切り出すための切断用領域１ｂがこれら
の半導体素子間に設けられている。実際に半導体素子を
切り出す場合には、この切断用領域１ｂに沿って切断さ
れるので、この切断用領域１ｂは所定幅を有して設ける
必要がある。
【００２９】なお、切断用領域１ｂの幅は、半導体ウエ
ーハ１を切断するときの切断用の歯の厚さによって定ま
るものであるが、一般には、１０〜１００μｍに設定さ
れる。また、切断用領域１ｂの形成位置は、半導体ウエ
ーハ１上に形成される半導体素子に応じて設計される
が、一般には、図１に示すように、縦、横方向に複数設
けられる。
【００３０】また、図２に示すように、図１に示す半導
体装置は、シリコン基板等の支持基板２上にシリコン酸
化膜等からなる絶縁層３が設けられ、この絶縁層３上に
活性層となるシリコン層４が設けられたSOI構造を有す
る半導体ウエーハを備えている。この半導体ウエーハ１
における絶縁層３の層厚は、５０ｎｍ〜１μｍで、シリ
コン層４の層厚は、５０〜３００ｎｍである。
【００３１】そして、この半導体ウエーハ１のシリコン
層４における、上記切断用領域１ｂ内には凹部６が設け
られ、この凹部６内にゲッタリング部材７が埋設される
ことで、ゲッタリングサイトが形成される。このゲッタ
リング部材７としては、多結晶シリコンが一般的に用い
られるが、酸化シリコンを用いてもよい。
【００３２】また、凹部６の深さは、凹部６の底がシリ
コン層４内、絶縁層３内、あるいは、支持基板２内、い
ずれになるように設定してもよい。凹部６の深さは深い
程、ゲッタリングサイトの容量が大きく取れるので好ま
しいが、凹部６の形成上、シリコン層４のみに形成する
のが最も形成が簡単である。
【００３３】さらに、凹部６の底面の形状は、図３に示
すように、下方向に突出した円錐状の形状にするのが好
ましい。このような形状にすることで、出力を下げたプ
ラズマエッチングより、この凹部６を形成する際に、プ
ラズマに起因して凹部６に生じる損傷を軽減することが
でき、さらに、凹部６内に絶縁体を埋め込む際に、この
凹部６とシリコン層４間に発生する応力を低減するする
ことができ、シリコン層４にかかる応力によりシリコン
層４内に結晶欠陥が発生するのを低減することが可能に
なる。このように、ゲッタリングサイトの作成に伴って
生じる結晶欠陥の発生を抑制できるので、活性領域に非
常に近い位置にゲッタリングサイトを形成することが可
能になる。
【００３４】なお、半導体ウエーハ１の素子形成領域１
ａ内の素子分離をする領域（素子分離領域）に絶縁体が
埋設されたトレンチ分離を形成する場合には、トレンチ
の形成時にこの凹部もともに形成することができ、工程
数を減少させることができる。そのため、この場合に
は、上記凹部の深さもトレンチの深さと同じにするのが
好ましい。すなわち、凹部の底が絶縁層になるよう設定
するのが好ましい。
【００３５】ここで、ゲッタリングサイトは、図１に示
した上記切断用領域１ｂの全てに形成するようにする
と、ゲッタリングサイトの容量が大きくなりより好適で
あるが、これは特に限定するものではなく、図４に示す
ように、横方向のみ、あるいは、縦方向のみに形成する
等、切断用領域１ｂ内であれば任意に形成してよい。ま
た、図１、４では、凹部６を線状（図１では環状のもの
を含む）に形成しているが、これも特に限定するもので
はなく、所定距離毎に形成したり、孔状のゲッタリング
サイトを複数形成するようにしてもよい。
【００３６】次に、図１に示した半導体装置の製造方法
について説明する。図５は、図１に示した半導体装置の
製造工程を示す断面図である。まず、SOI構造を有する
半導体ウエーハ１を用意し、この半導体ウエーハ１上に
酸化シリコン膜や窒化膜等からなる保護膜５を形成す
る。この半導体ウエーハ１は公知の方法で製造されたSO
I構造を有する半導体ウエーハを用いればよい。その
後、フォトリソグラフィ技術を用いて、この半導体ウエ
ーハ１上に所定パターンの開口部を有するフォトレジス
ト膜８を形成する。このとき形成するパターンは、図５
（ａ）に示すように、ゲッタリングサイトが設けられる
部位が開口するように、すなわち、図１に示した切断用
領域１ｂ内の部位が開口するように形成する。本実施の
形態では、切断用領域１ｂ内に２、３μｍの幅で開口す
るように形成した。
【００３７】その後、図５（ｂ）に示すように、プラズ
マエッチングまたは化学薬液によるエッチング処理によ
り、保護膜５に上記パターンを転写する。そして、フォ
トレジスト膜８を除去した後、プラズマエッチングを行
い、シリコン層４の切断用領域１ｂ内にゲッタリングサ
イト用の凹部６を形成すると図５（ｃ）のようになる。
この凹部６の幅は、約２、３μｍの幅になるよう形成さ
れる。ここでは、凹部６の底がシリコン層４底面になる
ように形成した。なお、凹部６を形成する際のプラズマ
エッチングの条件は、形成する凹部の深さ等によって、
適宜変更するが、一般には、圧力１０mtor〜１tor、電
圧５〜２０Ｖ、基板温度-50〜300℃の条件で行えばよ
い。このような条件でエッチングすることにより、この
凹部６の底面を円錐状に形成することができる。
【００３８】なお、先に説明したように、ゲッタリング
サイトとトレンチ分離とを同時に形成する場合には、ト
レンチ分離のトレンチの底が絶縁層に達するように設定
されるのが一般であるので、このときには、凹部の底が
絶縁層内になるように形成するようにする。
【００３９】このように凹部６を形成した後、多結晶シ
リコン膜７を化学的気相成長法で堆積し、その後、プラ
ズマエッチング、あるいは、化学機械研磨（ＣＭＰ）に
より、シリコン層４上に堆積した多結晶シリコン膜を除
去すると図５（ｄ）のようになる。
【００４０】なお、多結晶シリコンが埋設されたトレン
チ分離を形成する場合には、このトレンチに多結晶シリ
コンを埋設する工程と、上記多結晶シリコン膜を埋設す
る工程とを同時に実施することも可能である。
【００４１】このようにゲッタリングサイトを形成後、
半導体ウエーハ１の素子形成領域１ａに公知の方法でMO
Sトランジスタを有するDRAMやSRAM等の半導体素子を形
成する。そして、このような半導体素子が形成された
後、上記半導体ウエーハ１を切断用領域１ｂに沿って切
断することで、半導体ウエーハ１から各半導体素子が切
り出され、各半導体素子が形成される。
【００４２】なお、本実施の形態では、半導体素子とし
て、DRAM／SRAM等のメモリを挙げているが、これは特に
限定するものではなく、マイクロコンピュータユニット
等のランダムロジックなどMOSトランジスタやバイポー
ラトランジスタ、CCD等の半導体素子であればよい。
【００４３】本実施の形態の半導体装置では、ウエーハ
における切断用領域にゲッタリングサイトを形成するよ
うにしているので、ゲッタリングサイトの容量を大きく
取ることが可能で、十分なゲッタリングをすることが可
能である。
【００４４】さらに、ゲッタリングサイトをシリコン層
内に形成するようにしているので、活性層との距離が近
い位置にゲッタリングサイトが形成されることになり、
よりゲッタリングの能力が向上する。
【００４５】さらに、SOIウエーハ全域に渡って、均等
に素子形成領域に形成される素子を囲むようにゲッタリ
ングサイトを形成することが可能であるので、この素子
が汚染物質に汚染されるのを防止することができる。
【００４６】さらに、この形成される素子の種類、規
模、デザインに関係なく、ゲッタリングサイトを形成す
ることが可能である。
【００４７】また、トレンチ分離を形成する際に、この
ゲッタリングサイトも同時に形成することが可能である
ので、ゲッタリングサイト用の工程を新たに付加するこ
となく、半導体装置を形成することが可能である。
【００４８】実施の形態２．本実施の形態は、SOI構造
を有する半導体基板に、メモリセルと、このメモリセル
に対して所定距離隔てて周辺回路とを設け、このメモリ
セルの周辺の領域（メモリセルと周辺回路との間の領域
等）に凹部を設け、この凹部内にゲッタリング部材を埋
設することで、この領域内にゲッタリングサイトを形成
するようにした半導体記憶装置の一実施例を示すもので
ある。
【００４９】図６はこの実施の形態の半導体記憶装置の
上面の概略を示す上面図で、ゲッタリング部材が埋め込
まれた凹部をDRAM（Dynamic Random Access Memory）の
メモリセルブロックの外周（センスアンプとデコーダに
囲まれた領域を含む）に環状に配置した半導体記憶装置
を示す図である。
【００５０】図６に示すように、シリコン基板等の支持
基板上にシリコン酸化膜等からなる絶縁層が設けられ、
この絶縁層上に活性層となるシリコン層が設けられたSO
I構造を有するSOI半導体基板上に、データを記憶させる
ためのメモリセル２１が複数形成されたメモリセルブロ
ック２２と、このメモリセルブロック２２の外周に、メ
モリセルブロック２２と所定距離隔てて形成された周辺
回路２３、２４とが設けられている。この周辺回路２
３、２４は、メモリセル２１のビット線に流れる微少な
出力信号を感知し増幅するセンスアンプ回路２３、動作
させるメモリセル２１を指定するデコーダ回路２４等で
ある。なお、上記SOI半導体基板の絶縁層の層厚は、５
０ｎｍ〜１μｍで、シリコン層の層厚は、５０〜３００
ｎｍで上記メモリセルブロック２２と周辺回路２３、２
４との間の距離は、設計に応じて適宜変わるが、一般
に、0.5〜1μｍである。
【００５１】そして、このメモリセルブロック２２と周
辺回路２３、２４との間の領域のシリコン層には、凹部
が設けられ、この凹部内にゲッタリング部材が埋設され
ることで、ゲッタリングサイトが形成される。ゲッタリ
ング部材としては、多結晶シリコンが一般的に用いられ
るが、酸化シリコンを用いてもよい。また、凹部の深さ
は、上記実施の形態１と同様、凹部の底がシリコン層
内、絶縁層内、あるいは、支持基板内、いずれになるよ
うに設定してもよい。
【００５２】ここで、ゲッタリングサイトは、図６に示
すように、メモリセルブロック２２を取り囲むように環
状に形成すると、ゲッタリングサイトの面積が大きくと
れ、より高いゲッタリング効果を得ることができる。た
だし、このようにゲッタリングサイトを設けた場合に
は、メモリセル２１と周辺回路２３、２４とをシリコン
層内で電気的接続することが難しくなるので、図７に示
すように、線状のゲッタリングサイトをメモリセルブロ
ック２２の周辺に断片的に形成し、メモリセル２１と周
辺回路２３、２４間のゲッタリングサイトが設けられて
ない領域で電気的接続がとれるようにしてもよい。さら
に、上記のように、線状、または、環状にゲッタリング
サイトを設けるのではなく、図８に示すように、孔状の
ゲッタリングサイトを複数設けるようにする等任意の形
状にしてもよい。
【００５３】次に、図６に示した半導体記憶装置の製造
方法について説明する。まず、実施の形態１と同様に、
SOI構造を有する半導体ウエーハを用意し、この半導体
ウエーハ上に保護膜を形成する。そして、その後、フォ
トリソグラフィ技術を用いて、この半導体ウエーハ上に
所定パターンの開口部を有するフォトレジスト膜を形成
する。このとき形成するパターンは、ゲッタリングサイ
トが設けられる部位が開口するように形成されるが、実
施の形態１の場合と異なり、図６に示したように、素子
形成領域内におけるメモリセル２１が形成される部位と
周辺回路２３、２４が形成される部位の間の領域が開口
するように、すなわち、メモリセルブロック２２を取り
囲むように形成する。本実施の形態では、この領域内に
２、３μｍの幅で開口する環状溝を形成した。
【００５４】その後、実施の形態１の図５（ｂ）〜図５
（ｄ）に示したのと同様にして、上記環状溝内にゲッタ
リング部材を埋設し、これら環状溝、ゲッタリング部材
を有するゲッタリングサイトが形成されることになる。
【００５５】このようにゲッタリングサイトを形成後、
素子形成領域におけるメモリセル形成領域（上記ゲッタ
リングサイトで囲まれた領域）に、MOSトランジスタ及
びキャパシタを形成し、素子形成領域における周辺回路
形成領域に、センスアンプ回路２３、デコーダ回路２４
をそれぞれ形成する。
【００５６】本実施の形態ではDRAMのメモリセルに関し
て説明したが、これは特に限定するものではなく、SRAM
（Static Random Access Memory）やフラッシュメモリ
等、メモリセルブロックと周辺回路の間にゲッタリング
サイトが形成可能な領域を有するメモリセルであればど
のようなものでもよい。
【００５７】また、本実施の形態では、周辺回路とし
て、センスアンプとデコーダを挙げているが、これは特
に限定するものではなく、周辺回路は、電源回路、ヒュ
ーズ、ドライバ回路、周波数変調回路、バッファ回路な
どメモリセルの周辺に設けられた電子回路であればよ
い。
【００５８】本実施の形態の半導体記憶装置では、メモ
リセルと周辺回路との間の領域にゲッタリングサイトを
形成するようにしているので、ゲッタリングサイトの容
量を大きく取ることが可能で、十分なゲッタリングをす
ることが可能である。
【００５９】また、SOI基板全域にわたり、メモリセル
を囲むようにゲッタリングサイトを形成しているので、
金属不純物等の汚染物質からメモリセル、あるいは周辺
回路等の半導体素子を確実に防御できる。さらに、詳細
には、メモリセル間、メモリセル−配線（コンタクト
孔）間、トランジスタのソース／ドレイン間等メモリセ
ルへの電子の入出力経路への汚染物質の拡散防止効果が
大きく、素子性能の劣化を防止できる。
【００６０】さらに、ゲッタリングサイトをシリコン層
内に形成するようにしているので、活性層との距離が近
い位置にゲッタリングサイトが形成されていることにな
り、よりゲッタリングの能力が向上する。
【００６１】また、トレンチ分離を形成する際に、この
ゲッタリングサイトも同時に形成することが可能である
ので、ゲッタリングサイト用の工程を新たに付加するこ
となく、半導体記憶装置を形成することが可能である。
【００６２】上記実施の形態１、２では、凹部に一種類
のゲッタリング部材のみを埋設する例を説明したが、こ
らは一種類に限定するものではなく、例えば、凹部の底
部がシリコン層内に設定されるとともに埋設されるゲッ
タリング部材が酸化シリコンであるゲッタリングサイト
と、凹部の底部が絶縁層内に設定されるとともに埋設さ
れるゲッタリング部材が多結晶シリコンであるゲッタリ
ングサイトとを設ける等、複数のゲッタリングサイトを
設け、これらのゲッタリングサイトに複数のゲッタリン
グ部材を埋設するようにしてもよい。
【００６３】また、凹部を加熱処理することで、凹部側
壁に熱酸化膜を形成し、さらに、この凹部内に多結晶シ
リコンを埋設してゲッタリングサイトを形成するように
してもよい。
【００６４】実施の形態３．本実施の形態は、SOI基板
上のシリコン層に設けられたMOSトランジスタと、このM
OSトランジスタ上に層間絶縁膜を介して設けられたスト
レージノード電極、及び、このストレージノード電極に
対向して設けられた上部電極からなるキャパシタとで構
成されるDRAMのメモリセルにおいて、上記MOSトランジ
スタの近傍部に、上記層間絶縁膜上からこの層間絶縁膜
下のシリコン層内にまで達するよう設けられた孔と、こ
の孔内部に埋設されたゲッタリング部材とを有するゲッ
タリングサイトが設けられた半導体記憶装置の一実施の
形態を示すもので、このゲッタリングサイト用の孔をス
トレージノード用のコンタクト孔の形成と同時に形成す
ることが可能な構造を有している。
【００６５】図９は本実施の形態の半導体記憶装置を示
す断面図で、DRAMのストレージノード用のコンタクト孔
の開口と同時に、層間絶縁膜内に孔を設け、この孔内に
多結晶シリコンが埋設されてなるゲッタリングサイトが
形成された半導体記憶装置を示した断面図である。
【００６６】図９に示すように、本実施の形態の半導体
記憶装置は、シリコン基板等の支持基板２上にシリコン
酸化膜等からなる絶縁層３が設けられ、この絶縁層上に
活性層が形成されるシリコン層４が設けられたSOI構造
を有する半導体基板を備えている。この半導体基板にお
ける絶縁層３の層厚は、５０ｎｍ〜１μｍで、シリコン
層４の層厚は、５０〜３００ｎｍである。
【００６７】そして、この半導体基板におけるシリコン
層４の活性領域４ａには、ソース／ドレイン領域、この
ソース、ドレイン間の活性領域上には、ゲート酸化膜を
介してゲート電極が形成され、MOSトランジスタが構成
されている。
【００６８】このMOSトランジスタが形成された活性領
域４ａを含むシリコン層４上には、酸化シリコン等から
なる層間絶縁膜３１ａ、３１ｂが設けられ、この層間絶
縁膜３１上には、キャパシタの下部電極を構成するスト
レージノード電極３２が設けられている。そして、この
ストレージノード電極３２とMOSトランジスタのソース
領域、あるいはドレイン領域とが電気的に接続可能なよ
う、この層間絶縁膜３１にストレージノード用のコンタ
クト孔３３を設け、このストレージノード用のコンタク
ト孔３３内に導電体３４が埋設されている。なお、３５
は層間絶縁膜の間に設けられたビット線である。
【００６９】一方、上記MOSトランジスタ近傍の素子が
形成されない領域の上記層間絶縁膜３１にコンタクト孔
３６を設け、このコンタクト孔３６にゲッタリング部材
３７を埋設することで、ゲッタリングサイトを形成す
る。このゲッタリング部材３７としては、多結晶シリコ
ンが一般的に用いられるが、酸化シリコンを用いてもよ
い。また、このコンタクト孔３６の底部は、実施の形態
１の凹部と同様、シリコン層４内、絶縁層３内、あるい
は、支持基板２内、いずれになるように設定してもよ
い。
【００７０】なお、上記ストレージノード電極３２上に
は、絶縁膜、又は、高誘電体膜を介してストレージノー
ド電極３２に対向する上部電極３８が設けられ、これら
互いに対向する電極によりキャパシタが形成され、先の
MOSトランジスタとで、DRAMを構成している。
【００７１】次に、図９に示した半導体記憶装置の製造
方法について説明する。まず、公知のDRAMの製造方法を
用いて、SOI基板にMOSトランジスタを形成した後、MOS
トランジスタを含むシリコン層４上に酸化シリコン膜か
らなる層間絶縁膜３１を形成する。（層間絶縁膜３１は
２層３１ａ、３１ｂ形成され、１層目３１ａ上には、ビ
ット線が形成されるが、これらは公知の方法で形成すれ
ばよい）
【００７２】このように層間絶縁膜３１を形成した後、
この層間絶縁膜３１上にフォトレジスト膜３９を塗布
し、フォトリソグラフィ技術を用いて、この層間絶縁膜
３１上に所定パターンの開口部を有するフォトレジスト
膜３９を形成する。このとき形成するパターンは、図１
０（ａ）に示すように、ストレージノード用のコンタク
ト孔が形成される部位、及び、ゲッタリング用の孔が設
けられる部位が開口するように、すなわち、ストレージ
ノード用のコンタクト孔、及び、MOSトランジスタの近
傍で、かつ、素子が形成されない領域内の部位が開口す
るように形成する。本実施の形態では、上記素子が形成
されない領域内に０．１〜１．０μｍの口径で開口する
ように形成した。
【００７３】その後、図１０（ｂ）に示すように、レジ
スト開口部直下の層間絶縁膜構造に適した条件で、プラ
ズマエッチングエッチング処理を行い、SOI基板におけ
る絶縁層３まで開口を行い、フォトレジスト膜３９を除
去すると図１０（ｂ）のようになる。この孔３６の口径
は、約０．１〜１．０μｍになるよう形成される。ここ
では、孔３６の底がシリコン層４底面になるように形成
した。
【００７４】このようにストレージノード用のコンタク
ト孔３３、及び、ゲッタリングサイト用の孔３６を形成
した後、図１０（ｃ）に示すように、多結晶シリコン膜
４０を化学的気相成長法等で堆積し、その後、プラズマ
エッチング、あるいは、化学機械研磨（ＣＭＰ）によ
り、層間絶縁膜３２上に堆積した多結晶シリコン膜４０
を除去すると図１０（ｄ）のようになり、ゲッタリング
サイトが形成される。
【００７５】このようにゲッタリングサイトを形成後、
公知の方法でキャパシタの下部電極となるストレージノ
ード電極３２を先の導電体が埋設されたストレージノー
ド用のコンタクト孔３３上に設け、さらに、この下部電
極３２上に絶縁膜、又は、高誘電体膜を介して互いに対
向するように上部電極３８を設け、DRAMセルが形成され
る。
【００７６】本実施の形態の半導体記憶装置は、SOI基
板のシリコン層にのみにゲッタリングサイトを形成する
のではなく、SOI層上に形成した層間絶縁膜から先のシ
リコン層にまでゲッタリングサイトが形成されるように
しているので、ゲッタリングサイトの容量を大きくとる
ことができる。
【００７７】さらに、ゲッタリングサイト用の孔と、DR
AMセルの製造工程で形成されるストレージノード用のコ
ンタクト孔とを同時に形成することが可能であるので、
製造工程を増やすことなくゲッタリングサイトを形成す
ることが可能になる。
【００７８】また、孔を設けて、ゲッタリングサイトを
形成しているので、ゲッタリングサイト領域を小面積化
できる。さらに、ゲッタリングサイトをMOSトランジス
タの極近傍に形成することが可能で、コンタクト孔の開
口エッチングによるSOI基板への損傷（結晶欠陥の発
生）と汚染物質の導入に対して、速やかに汚染物質の捕
獲を行えるので、高効率なゲッタリングが可能である。
【００７９】実施の形態４．実施の形態３におけるゲッ
タリングサイトは、DRAMセルの層間絶縁膜上からSOI基
板のシリコン層に達する孔を設け、この孔内にゲッタリ
ング部材を埋設することでゲッタリングサイトを形成し
ているが、本実施の形態におけるゲッタリングサイト
は、SRAMセルの層間絶縁膜上からSOI基板のシリコン層
に達する孔を設け、この孔内にゲッタリング部材を埋設
することでゲッタリングサイトを形成するようにしたも
のである。
【００８０】SRAMのメモリセルでは、情報をスタティッ
クに保持するためにメモリセルは通常６素子（６個のト
ランジスタ）で構成される。図１１はこのようなSRAMの
メモリセルの主要部を示す図である。図に示すように、
SRAMのメモリセルは、基本的には、クロスカップルした
ラッチ回路（NMOSトランジスタ４１ａ、４１ｂ）とアク
セストランジスタ（図示は省略する。）とから構成され
る。なお、図１１では、PMOS４２ａ、４２ｂが負荷とし
て動作するCMOSセルの構造をしている。
【００８１】図１２は本実施の形態の半導体記憶装置を
示す断面図で、図１１に示したSRAMのメモリセルの主要
回路を、SOI構造を有する半導体基板上に形成したとき
の断面図である。図１２に示すように、シリコン基板等
の支持基板２上にシリコン酸化膜等からなる絶縁層３が
設けられ、この絶縁層３上に活性層となるシリコン層４
が設けられたSOI構造を有する半導体基板を備えてい
る。この半導体基板における絶縁層３の層厚は、５０ｎ
ｍ〜１μｍで、シリコン層４の層厚は、５０〜３００ｎ
ｍである。
【００８２】また、図１１に示すように、ラッチ回路を
構成するNMOSトランジスタ４１ａ、４１ｂと、負荷とし
て動作するPMOSトランジスタ４２ａ、４２ｂがSOI基板
のシリコン層４に設けられ、これら半導体素子上には、
層間絶縁膜３１が設けられている。さらに、この層間絶
縁膜３１上には記憶ノード(A)、記憶ノード(B)となる導
電体４３ａ、４３ｂがそれぞれ設けられ、この導電体４
３ａ、４３ｂとNMOSトランジスタ、PMOSトランジスタが
図１１に示したように、電気的に接続されるよう、層間
絶縁膜３１を開口し、内部に導電体４５が埋設されたコ
ンタクト孔４４が設けられている。
【００８３】一方、上記層間絶縁膜３１における、上記
MOSトランジスタ近傍の素子が形成されていない領域に
孔４６を設け、この孔４６にゲッタリング部材４７を埋
設することで、ゲッタリングサイトが形成されている。
このゲッタリング部材としては、多結晶シリコンが一般
的に用いられるが、酸化シリコンを用いてもよい。ま
た、この孔４６の底部は、実施の形態１の凹部と同様、
シリコン層４内、絶縁層３内、あるいは、支持基板２
内、いずれになるように設定してもよい。
【００８４】次に図１２に示した半導体記憶装置の製造
方法について説明する。まず、公知のSRAMの製造方法を
用いて、SOI基板にラッチ回路を構成するNMOSトランジ
スタと、負荷となるPMOSトランジスタを形成した後、MO
Sトランジスタを含むシリコン層４上に酸化シリコン膜
からなる層間絶縁膜３１を形成する。
【００８５】そして、このように層間絶縁膜３１を形成
した後、この層間絶縁膜３１上にフォトレジスト膜を塗
布し、フォトリソグラフィ技術を用いて、この層間絶縁
膜上に所定パターンの開口部を有するフォトレジスト膜
を形成する。このとき形成するパターンは、記憶ノード
となる導電体４３ａ、４３ｂとNMOSトランジスタ、PMOS
トランジスタのソース、ドレイン領域、あるいはゲート
電極とが電気的に接続可能なように、層間絶縁膜３１に
設けられるコンタクト孔４４が形成される部位、及び、
ゲッタリングサイト用の孔４６が設けられる部位が開口
するように形成する。
【００８６】その後、実施の形態４と同様にしてコンタ
クト孔４４及びゲッタリング用の孔４６を形成した後、
これら孔４４、４６内に多結晶シリコン４５、４７を埋
設することで、ゲッタリングサイトを形成し、その後、
公知の方法で記憶ノードとなる導電体４３ａ、４３ｂを
コンタクト孔４４上に各々設けることで、SRAMセルが形
成される。
【００８７】本実施の形態の半導体記憶装置は、SOI基
板のシリコン層にのみにゲッタリングサイトを形成する
のではなく、SOI層上に形成した層間絶縁膜から先のシ
リコン層にまでゲッタリングサイトが形成されるように
しているので、ゲッタリングサイトの容量を大きくとる
ことができる。
【００８８】さらに、ゲッタリングサイト用の孔と、DR
AMセルの製造工程で形成されるストレージノード用のコ
ンタクト孔とを同時に形成することが可能であるので、
製造工程を増やすことなくゲッタリングサイトを形成す
ることが可能になる。
【００８９】また、孔を設けて、ゲッタリングサイトを
形成しているので、ゲッタリングサイト領域を小面積化
できる。さらに、ゲッタリングサイトをMOSトランジス
タの極近傍に形成することが可能で、コンタクト孔の開
口エッチングによるSOI基板への損傷（結晶欠陥の発
生）と汚染物質の導入に対して、速やかに汚染物質の捕
獲を行えるので、高効率なゲッタリングが可能である。
【００９０】実施の形態５．本実施の形態は、SOI基板
におけるフィールドシールド分離領域内のシリコン層に
ゲッタリングサイトを設けるようにした半導体装置の一
実施例を示すものである。ここで、フィールドシールド
分離領域は、MOSトランジスタのソース／ドレイン領域
が形成される活性領域の近傍の領域で、この領域のシリ
コン層上には酸化膜が形成され、さらに、この酸化膜上
には電極が形成されており、この電極に電圧を印加する
ことで、この部位周辺の電子、あるいは、正孔を捕獲す
るようにしている。
【００９１】図１３、図１４は本実施の形態の半導体装
置を示す図で、図１３はこの半導体装置を上面から見た
上面図で、図１４は図１３に示した半導体装置のＸＸ断
面での断面図である。なお、図１３においては、説明を
簡単にするため、フィールドシールド分離領域５３上に
形成される酸化膜及び電極の記載は省略している。
【００９２】図１３に示すように、SOI基板上には、互
いに所定距離隔てて２つの活性領域５１が設けられてお
り、さらに、この活性領域５１上にはゲート酸化膜５６
を介してゲート電極５２が形成されている。そして、こ
のゲート酸化膜５６を介して設けられたゲート電極５
２、及び活性領域５１をソース／ドレイン領域としてMO
Sトランジスタが構成されている。一方、この活性領域
５１近傍のフィールドシールド分離領域５３内のシリコ
ン層３には多結晶シリコン等のゲッタリング部材５５が
埋設された凹部５４を有するゲッタリングサイトが形成
されている。
【００９３】また、図１４に示すように、シリコン基板
等の支持基板２上にシリコン酸化膜等からなる絶縁層３
が設けられ、この絶縁層３上に活性層となるシリコン層
４が設けられたSOI構造をしている。そして、このSOI構
造を有するSOI半導体基板のシリコン層４には、不純物
が注入されてなる活性層５１が、互いに所定距離隔てて
設けられており、この活性領域５１近傍のフィールドシ
ールド分離領域５３のシリコン層４上には、酸化膜５７
が設けられ、さらに、この酸化膜５７上には電極５８が
設けられている。なお、上記SOI半導体基板の絶縁層３
の層厚は、５０ｎｍ〜１μｍで、シリコン層４の層厚
は、５０〜３００ｎｍで、上記活性層５１間の距離は、
設計に応じて適宜変わるが、一般に、0.5〜1μｍであ
る。
【００９４】また、これらMOSトランジスタが形成され
てなる活性層５１の周辺の領域には、凹部５４が設けら
れ、この凹部５４内にゲッタリング部材５５が埋設され
ることで、ゲッタリングサイトが形成される。ゲッタリ
ング部材５５としては、多結晶シリコンが一般的に用い
られるが、酸化シリコンを用いてもよい。また、凹部５
４の深さは、凹部５４の底がシリコン層４内になるよう
に設定する。これは、絶縁層３にまで達するように形成
されると、ゲッタリングサイトによりフィールドシール
ド分離領域５３周辺の電子、あるは、正孔が自由に移動
できなくなるからである。なお、ゲッタリングサイト
は、図１３に示すように、孔状のものを複数形成するの
が好ましい。
【００９５】次に、図１３、図１４に示した半導体装置
の製造方法について説明する。図１５は図１３、図１４
に示した半導体装置の製造工程を示す図である。まず、
実施の形態１と同様に、SOIウエーハを用意し、このウ
エーハにおける素子形成領域の所定の領域に不純物を注
入することによりMOSトランジスタのソース／ドレイン
領域となる活性層５１を形成すると図１５（ａ）のよう
になる。この活性層５１間は隣接する半導体素子（MOS
トランジスタ）が接触しないよう互いに所定距離隔てて
形成する。
【００９６】このように活性層５１を形成した後、SOI
基板上に保護膜５を形成する。そして、この保護膜５上
にフォトレジスト膜８を塗布し、転写工程により、図１
５（ｂ）に示すように、所定パターンの開口部を有する
フォトレジスト膜８を形成する。この開口パターンは、
フィールドシールド分離領域５３内の所定領域が開口す
るよう、ここでは、フィールドシールド分離領域５３内
に複数の孔が形成されるようにする。
【００９７】その後、図１５（ｃ）に示すように、プラ
ズマエッチングまたは化学薬液によるエッチング処理に
より、保護膜５に上記パターンを転写する。このとき、
保護膜５において完全に除去されない部位が残ってもよ
い。これは、正確に除去したとしても、形成する孔が小
さいことより、後に正確な凹部を生成することが困難で
あるので、多少の誤差が生じたとしたも特に問題になら
ないからである。このように、保護膜５を正確に除去す
る必要がないので、正確なエッチングを施す必要がな
く、形成を容易にできる。なお、正確に除去してよいこ
とは言うまでもない。
【００９８】そして、水酸化カリウム等のアルカリ溶液
にSOIウエーハを浸透させ、シリコン層４表面をエッチ
ングし、凹部５４を形成し、その後、フォトレジスト膜
８を除去すると図１５（ｄ）のようになる。この凹部５
４の口径は約０．１〜１．０μｍになるよう形成され
る。なお、凹部５４の底はシリコン層３内になるように
形成する。
【００９９】このように凹部５４を形成した後、多結晶
シリコン膜を化学的気相成長法で堆積し、その後、プラ
ズマエッチング、あるいは、化学機械研磨（ＣＭＰ）に
より、シリコン層４上に堆積した多結晶シリコン膜を除
去することでゲッタリングサイトが形成される。
【０１００】このようにゲッタリングサイトを形成後、
上記活性層５１上に公知の方法でゲート酸化膜５６、及
び、このゲート酸化膜５６上にゲート電極５２を形成し
MOSトランジスタを構築するとともに、上記活性層５１
以外の領域であるフィールドシールド分離領域５３にお
けるシリコン層４上に酸化シリコン膜５７を形成し、こ
の酸化シリコン膜５７上に電極５８を形成する。
【０１０１】本実施の形態の半導体装置は、活性領域近
傍のフィールドシールド分離領域にゲッタリングサイト
を形成しているので、半導体素子の近傍にゲッタリング
サイトが形成されることになり、メモリセル間、メモリ
セル−配線（コンタクト孔）間、トランジスタのソース
／ドレイン間等メモリセルへの電子の入出力経路への汚
染物質の拡散防止効果が大きく、素子性能の劣化を防止
できる。
【０１０２】さらに、ゲッタリングサイトの下部にシリ
コン層が残っているため、フィールドシールド分離特性
を損なわない、すなわち、デバイス設計に関して全く考
慮する必要なく、ゲッタリングサイトを形成することが
可能となる。
【０１０３】また、上記実施の形態２〜５では、特に凹
部の形状を特定していないが、凹部の底面の形状は、下
方向に突出した円錐状の形状にするのが好ましい。この
ように、凹部の形状を上記のような形状にすることで、
実施の形態１で説明したのと同様の効果を得ることがで
きる。
【０１０４】
【発明の効果】本発明に係る半導体装置は、絶縁層上に
シリコン層が設けられたSOI構造を有する半導体ウエー
ハを備え、上記半導体ウエーハが、半導体素子が形成さ
れる複数の素子形成領域と、上記素子形成領域の間に設
けられた切断用領域とを有する半導体装置であって、上
記切断用領域に、所定深さを有する凹部と、この凹部に
埋設されてなるゲッタリング部材とを有するゲッタリン
グサイトが設けられていることを特徴とするので、ゲッ
タリングサイトの容量を大きく取ることが可能で、十分
なゲッタリングをすることが可能である。さらに、ゲッ
タリングサイトをシリコン層内に形成するようにしてい
るので、活性層との距離が近い位置にゲッタリングサイ
トが形成されることになり、よりゲッタリングの能力を
向上させることが可能となる。
【０１０５】また、本発明に係る半導体記憶装置は、絶
縁層上にシリコン層が設けられたSOI構造を有する半導
体基板と、上記半導体基板に設けられたメモリセルとを
備えた半導体記憶装置であって、上記メモリセルの周辺
に、所定深さを有する凹部と、この凹部に埋設されてな
るゲッタリング部材とからなるゲッタリングサイトが設
けられていることを特徴とするので、ゲッタリングサイ
トの容量を大きく取ることが可能で、十分なゲッタリン
グをすることが可能である。また、SOI基板全域にわた
り、メモリセルを囲むようにゲッタリングサイトを形成
しているので、金属不純物等の汚染物質からメモリセ
ル、あるいは、上記メモリセルと所定距離隔てて周辺回
路等を設けた場合には、この周辺回路等の半導体素子を
確実に防御できる。さらに、ゲッタリングサイトをシリ
コン層内に形成するようにしているので、活性層との距
離が近い位置にゲッタリングサイトが形成されているこ
とになり、よりゲッタリングの能力が向上する。
【０１０６】また、本発明に係る半導体記憶装置は、絶
縁層上にシリコン層が設けられたSOI構造を有する半導
体基板と、上記シリコン層に設けられ、ソース／ドレイ
ン領域及びゲート酸化膜を介して形成されたゲート電極
を有するMOSトランジスタと、上記MOSトランジスタ上及
びこのMOSトランジスタ近傍部上に設けられた層間絶縁
膜と、上記層間絶縁膜上に設けられた導電体と、上記導
電体と上記ソース領域またはドレイン領域とが電気的に
接続されるよう、上記層間絶縁膜に設けられ、内部に導
電体が埋設されてなるコンタクト孔とを備えてなる半導
体記憶装置であって、上記MOSトランジスタの近傍部
に、上記層間絶縁膜上からこの層間絶縁膜下のシリコン
層内にまで達するよう設けられた孔と、この孔内部に埋
設されたゲッタリング部材とを有するゲッタリングサイ
トが設けられていることを特徴とするので、ゲッタリン
グサイト領域を小面積化できる。さらに、ゲッタリング
サイトをMOSトランジスタの極近傍に形成することが可
能で、コンタクト孔の開口エッチングによるSOI基板へ
の損傷（結晶欠陥の発生）と汚染物質の導入に対して、
速やかに汚染物質の捕獲を行えるので、高効率なゲッタ
リングが可能である。
【０１０７】また、本発明に係る半導体装置は、絶縁層
上にシリコン層が設けられたSOI構造を有する半導体基
板を備え、上記半導体基板が、MOSトランジスタが形成
されてなる活性領域と、この活性領域近傍に設けれられ
たフィールドシールド分離領域と有する半導体装置であ
って、上記フィールドシールド分離領域おけるシリコン
層上には、酸化膜を介して電極が設けられ、かつ、上記
フィールドシールド分離領域におけるシリコン層には、
所定深さを有する凹部と、この凹部に埋設されてなるゲ
ッタリング部材とを有するゲッタリングサイトが設けら
れていることを特徴とするので、半導体素子の近傍にゲ
ッタリングサイトが形成されることになり、メモリセル
間、メモリセル−配線（コンタクト孔）間、トランジス
タのソース／ドレイン間等メモリセルへの電子の入出力
経路への汚染物質の拡散防止効果が大きく、素子性能の
劣化を防止できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置を示す上
面図である。
【図２】 図１に示した半導体装置のＡＡ線断面を示す
断面図である。
【図３】 本発明の実施の形態１の半導体装置を示す上
面図である。
【図４】 本発明の実施の形態１の半導体装置を示す断
面図である。
【図５】 図１に示した半導体装置の製造工程を示す断
面図である。
【図６】 本発明の実施の形態２の半導体記憶装置を示
す上面図である。
【図７】 本発明の実施の形態２の半導体記憶装置を示
す上面図である。
【図８】 本発明の実施の形態２の半導体記憶装置を示
す上面図である。
【図９】 本発明の実施の形態３の半導体記憶装置を示
す断面図である。
【図１０】 図８に示した半導体記憶装置の製造工程を
示す断面図である。
【図１１】 本発明の実施の形態４の半導体記憶装置の
主要部を示す回路図である。
【図１２】 本発明の実施の形態４の半導体記憶装置を
示す断面図である。
【図１３】 本発明の実施の形態５の半導体装置を示す
上面図である。
【図１４】 図１３に示した半導体装置を示す断面図で
ある。
【図１５】 図１３に示した半導体装置の製造工程を示
す断面図である。
【符号の説明】
１ 半導体ウエーハ １ａ 素子形成
領域 １ｂ 切断用領域 ２ 支持基板 ３ 絶縁層 ４ シリコン層 ５ 保護膜 ６ 凹部 ７ ゲッタリング部材 ８ フォトレジ
スト膜 ２１ メモリセル ２２ メモリセ
ルブロック ２３ センスアンプ回路 ２４ デコーダ
回路 ２５ ゲッタリングサイト ３１ 層間絶縁膜 ３２ ストレー
ジノード電極 ３３ コンタクト孔 ３４ 導電体 ３５ ビット線 ３６ 孔 ３７ ゲッタリング部材 ３８ 上部電極 ３９ フォトレジスト膜 ４０ 導電膜 ４１ NMOSトランジスタ ４２ PMOSトラ
ンジスタ ４３ 記憶ノード ４４ コンタク
ト孔 ４５ 導電体 ４６ 孔 ４７ ゲッタリング部材 ５１ 活性領域 ５２ ゲート電
極 ５３ フィールドシールド分離領域 ５４ 凹部 ５５ ゲッタリング部材 ５６ ゲート酸
化膜 ５７ 酸化膜 ５８ 電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４８１ Ｈ０１Ｌ 27/10 ３８１ 27/108 ６８１Ｆ 21/8242 29/78 ６２６Ｚ 27/12 29/786 (72)発明者 山本 秀和 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA35 AA44 AA47 AA66 CA17 DA24 5F083 AD00 AD24 BS00 ER22 GA25 GA30 PR00 PR05 PR40 5F110 AA30 CC02 DD05 GG02 GG12 QQ05 QQ28

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 絶縁層上にシリコン層が設けられたSOI
    構造を有する半導体ウエーハを備え、上記半導体ウエー
    ハが、半導体素子が形成される複数の素子形成領域と、
    上記素子形成領域の間に設けられた切断用領域とを有す
    る半導体装置であって、 上記切断用領域に、所定深さを有する凹部と、この凹部
    に埋設されてなるゲッタリング部材とを有するゲッタリ
    ングサイトが設けられていることを特徴とする半導体装
    置。
  2. 【請求項２】 上記凹部は、線状溝または環状溝である
    ことを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 上記凹部は、孔状であることを特徴とす
    る請求項１記載の半導体装置。
  4. 【請求項４】 上記凹部の底部が、上記シリコン層内に
    なるよう設定されていることを特徴とする請求項１記載
    の半導体装置。
  5. 【請求項５】 上記凹部の底部が、上記絶縁層内になる
    よう設定されていることを特徴とする請求項１記載の半
    導体装置。
  6. 【請求項６】 上記ゲッタリング部材は、多結晶シリコ
    ンまたは酸化シリコンであることを特徴とする請求項１
    記載の半導体装置。
  7. 【請求項７】 上記ゲッタリングサイトは、上記凹部の
    底部が上記シリコン層内に設定されるとともに埋設され
    るゲッタリング部材が酸化シリコンである第１のゲッタ
    リングサイトと、上記凹部の底部が上記絶縁層内に設定
    されるとともに埋設されるゲッタリング部材が多結晶シ
    リコンである第２のゲッタリングサイトを含んでいるこ
    とを特徴とする請求項１記載の半導体装置。
  8. 【請求項８】 上記凹部側壁に熱酸化膜が設けられ、こ
    の凹部内に多結晶シリコンが埋設されていることを特徴
    とする請求項１記載の半導体装置。
  9. 【請求項９】 絶縁層上にシリコン層が設けられたSOI
    構造を有する半導体基板と、上記半導体基板に設けられ
    たメモリセルとを備えた半導体記憶装置であって、 上記メモリセルの周辺に、所定深さを有する凹部と、こ
    の凹部に埋設されてなるゲッタリング部材とからなるゲ
    ッタリングサイトが設けられていることを特徴とする半
    導体記憶装置。
  10. 【請求項１０】 上記半導体基板に、上記メモリセルと
    所定距離隔てて設けられ、上記メモリセルの動作に関与
    する周辺回路を備え、ゲッタリングサイトが、上記メモ
    リセルと上記周辺回路との間に設けられていることを特
    徴とする請求項９記載に半導体記憶装置。
  11. 【請求項１１】 周辺回路は、センスアンプ回路または
    デコーダ回路であることを特徴とする請求項１０記載の
    半導体記憶装置。
  12. 【請求項１２】 上記凹部は、上記メモリセルを取り囲
    むように設けられた線状溝または環状溝であることを特
    徴とする請求項９記載の半導体記憶装置。
  13. 【請求項１３】 上記凹部は、孔状であることを特徴と
    する請求項９記載の半導体記憶装置。
  14. 【請求項１４】 上記凹部の底面が下方向に突出した円
    錐状の形状をしていることを特徴とする請求項９記載の
    半導体記憶装置。
  15. 【請求項１５】 上記ゲッタリング部材は、多結晶シリ
    コンまたは酸化シリコンであることを特徴とする請求項
    ９記載の半導体記憶装置。
  16. 【請求項１６】 上記ゲッタリングサイトは、上記凹部
    の底部が上記シリコン層内に設定されるとともに埋設さ
    れるゲッタリング部材が酸化シリコンである第１のゲッ
    タリングサイトと、上記凹部の底部が上記絶縁層内に設
    定されるとともに埋設されるゲッタリング部材が多結晶
    シリコンである第２のゲッタリングサイトとを含んでい
    ることを特徴とする請求項９記載の半導体記憶装置。
  17. 【請求項１７】 上記凹部側壁に熱酸化膜が設けられ、
    この凹部内に多結晶シリコンが埋設されていることを特
    徴とする請求項９記載の半導体記憶装置。
  18. 【請求項１８】 絶縁層上にシリコン層が設けられたSO
    I構造を有する半導体基板と、上記シリコン層に設けら
    れ、ソース／ドレイン領域及びゲート酸化膜を介して形
    成されたゲート電極を有するMOSトランジスタと、上記M
    OSトランジスタ上及びこのMOSトランジスタ近傍部上に
    設けられた層間絶縁膜と、上記層間絶縁膜上に設けられ
    た導電体と、上記導電体と上記ソース領域またはドレイ
    ン領域とが電気的に接続されるよう、上記層間絶縁膜に
    設けられ、内部に導電体が埋設されてなるコンタクト孔
    とを備えてなる半導体記憶装置であって、 上記MOSトランジスタの近傍部に、上記層間絶縁膜上か
    らこの層間絶縁膜下のシリコン層内にまで達するよう設
    けられた孔と、この孔内部に埋設されたゲッタリング部
    材とを有するゲッタリングサイトが設けられていること
    を特徴とする半導体記憶装置。
  19. 【請求項１９】 上記導電体に互いに対向するように設
    けられた導電体を備え、これら互いに対向する導電体に
    より構成されてなるキャパシタと、上記トランジスタと
    からDRAMが構成されていることを特徴とする請求項１８
    記載の半導体記憶装置。
  20. 【請求項２０】 上記MOSトランジスタは複数設けら
    れ、上記導電体の一方が上記MOSトランジスタのソース
    またはドレイン領域と電気的に接続されるとともに、他
    方が他のMOSトランジスタのゲート電極と電気的に接続
    されてなるSRAMが構成されていることを特徴とする請求
    項１８記載の半導体記憶装置。
  21. 【請求項２１】 絶縁層上にシリコン層が設けられたSO
    I構造を有する半導体基板を備え、上記半導体基板が、M
    OSトランジスタが形成されてなる活性領域と、この活性
    領域近傍に設けれられたフィールドシールド分離領域と
    有する半導体装置であって、 上記フィールドシールド分離領域おけるシリコン層上に
    は、酸化膜を介して電極が設けられ、かつ、上記フィー
    ルドシールド分離領域におけるシリコン層には、所定深
    さを有する凹部と、この凹部に埋設されてなるゲッタリ
    ング部材とを有するゲッタリングサイトが設けられてい
    ることを特徴とする半導体装置。
JP11126893A 1999-05-07 1999-05-07 半導体装置及び半導体記憶装置 Pending JP2000323484A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP11126893A JP2000323484A (ja) 1999-05-07 1999-05-07 半導体装置及び半導体記憶装置
US09/438,578 US6252294B1 (en) 1999-05-07 1999-11-12 Semiconductor device and semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11126893A JP2000323484A (ja) 1999-05-07 1999-05-07 半導体装置及び半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2000323484A true JP2000323484A (ja) 2000-11-24

Family

ID=14946483

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11126893A Pending JP2000323484A (ja) 1999-05-07 1999-05-07 半導体装置及び半導体記憶装置

Country Status (2)

Country Link
US (1) US6252294B1 (ja)
JP (1) JP2000323484A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001326364A (ja) * 2000-03-10 2001-11-22 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US6958264B1 (en) 2001-04-03 2005-10-25 Advanced Micro Devices, Inc. Scribe lane for gettering of contaminants on SOI wafers and gettering method
JP2006019424A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp Ｓｏｉ基板およびその製造方法ならびに半導体装置
JP2007227601A (ja) * 2006-02-23 2007-09-06 Seiko Epson Corp 半導体装置および半導体装置の製造方法
KR100945326B1 (ko) 2002-01-24 2010-03-08 파나소닉 주식회사 에스오아이형 반도체장치 및 그 제조방법
JP2010062414A (ja) * 2008-09-05 2010-03-18 Sumco Corp 裏面照射型固体撮像素子用ウェーハの製造方法
JP2012019092A (ja) * 2010-07-08 2012-01-26 Canon Inc 電子装置、電子装置の素子分離方法、電子装置の製造方法、及び電子装置を備えた表示装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3472742B2 (ja) * 2000-03-31 2003-12-02 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
US7381630B2 (en) * 2001-01-02 2008-06-03 The Charles Stark Draper Laboratory, Inc. Method for integrating MEMS device and interposer
EP1364398A4 (en) * 2001-01-02 2011-11-30 Draper Lab Charles S METHOD FOR MICROUSING STRUCTURES USING SILICON MATERIAL ON INSULATION
US6946314B2 (en) 2001-01-02 2005-09-20 The Charles Stark Draper Laboratory, Inc. Method for microfabricating structures using silicon-on-insulator material
US6413840B1 (en) * 2001-03-28 2002-07-02 Macronix International Co., Ltd. Method of gettering layer for improving chemical-mechanical polishing process in flash memory production and semiconductor structure thereof
JP2004172362A (ja) * 2002-11-20 2004-06-17 Hyogo Prefecture 半導体ウエハの不純物除去方法、半導体ウエハアセンブリ、半導体ウエハ、及び半導体デバイス
US20050255677A1 (en) * 2004-05-17 2005-11-17 Weigold Jason W Integrated circuit with impurity barrier
JP4817641B2 (ja) * 2004-10-26 2011-11-16 キヤノン株式会社 画像形成装置
JP2006196514A (ja) * 2005-01-11 2006-07-27 Nec Electronics Corp 半導体装置及びその製造方法
US7332416B2 (en) * 2005-03-28 2008-02-19 Intel Corporation Methods to manufacture contaminant-gettering materials in the surface of EUV optics
US7570047B2 (en) * 2007-06-18 2009-08-04 Key Safety Systems, Inc. Hall effect based angular position sensor
DE102012207165A1 (de) 2012-04-30 2013-10-31 Robert Bosch Gmbh Mikro-elektromechanisches Bauelement, Chippackage mit mikro-elektromechanischem Bauelement und Verfahren zum Herstellen eines Chippackages mit einem mikro-elektromechanischen Bauelement
EP2736071B8 (en) * 2012-11-22 2017-04-19 Tronic's Microsystems S.A. Wafer level package with getter
US9324579B2 (en) * 2013-03-14 2016-04-26 The Aerospace Corporation Metal structures and methods of using same for transporting or gettering materials disposed within semiconductor substrates
FR3014241B1 (fr) * 2013-11-29 2017-05-05 Commissariat Energie Atomique Structure d'encapsulation comprenant des tranchees partiellement remplies de materiau getter
CN105140254A (zh) * 2015-08-11 2015-12-09 上海华虹宏力半导体制造有限公司 Cmos图像传感器结构及形成方法

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62128563A (ja) * 1985-11-29 1987-06-10 Nec Corp 半導体素子とその製造方法
JPS6338235A (ja) * 1986-08-02 1988-02-18 Sony Corp 半導体装置の製造方法
JPH0212920A (ja) * 1988-06-30 1990-01-17 Nec Corp 半導体装置の製造方法
JPH0228936A (ja) * 1988-07-19 1990-01-31 Matsushita Electron Corp 半導体装置の製造方法
JPH04206932A (ja) * 1990-11-30 1992-07-28 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH0737892A (ja) * 1993-07-23 1995-02-07 Toshiba Corp 半導体集積回路装置
JPH0745800A (ja) * 1993-07-27 1995-02-14 Nec Corp Ｓｏｉ基板
JPH07201976A (ja) * 1993-12-28 1995-08-04 Nippon Steel Corp 半導体装置の製造方法
JPH07335654A (ja) * 1994-06-03 1995-12-22 At & T Corp 多層ウエハ用ゲッタ及びその作製法
JPH0845943A (ja) * 1994-07-29 1996-02-16 Sumitomo Sitix Corp Ｓｏｉ半導体ウェーハのゲッタリング方法及びこれに用いられるｓｏｉ半導体ウェーハの製造方法
JPH09172061A (ja) * 1995-12-18 1997-06-30 Fuji Electric Co Ltd 半導体装置の製造方法
JPH10209169A (ja) * 1997-01-20 1998-08-07 Nec Corp 半導体装置の製造方法
JPH10223713A (ja) * 1997-02-05 1998-08-21 Mitsubishi Material Silicon Kk 熱処理評価用ウェ−ハおよびこれを用いた熱処理評価方法
JPH10321716A (ja) * 1997-05-16 1998-12-04 Texas Instr Japan Ltd 半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0472631A (ja) 1990-07-13 1992-03-06 Hitachi Ltd 半導体基板およびその製造方法
JP2998330B2 (ja) 1991-09-19 2000-01-11 日本電気株式会社 Ｓｉｍｏｘ基板及びその製造方法
JPH06252153A (ja) * 1993-03-01 1994-09-09 Toshiba Corp 半導体装置の製造方法
JPH06283421A (ja) 1993-03-18 1994-10-07 Mitsubishi Materials Corp Ｓｏｉ基板およびその製造方法
JP2806277B2 (ja) 1994-10-13 1998-09-30 日本電気株式会社 半導体装置及びその製造方法
JP2755185B2 (ja) 1994-11-07 1998-05-20 日本電気株式会社 Ｓｏｉ基板
JP2666757B2 (ja) 1995-01-09 1997-10-22 日本電気株式会社 Ｓｏｉ基板の製造方法
US5753560A (en) * 1996-10-31 1998-05-19 Motorola, Inc. Method for fabricating a semiconductor device using lateral gettering

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62128563A (ja) * 1985-11-29 1987-06-10 Nec Corp 半導体素子とその製造方法
JPS6338235A (ja) * 1986-08-02 1988-02-18 Sony Corp 半導体装置の製造方法
JPH0212920A (ja) * 1988-06-30 1990-01-17 Nec Corp 半導体装置の製造方法
JPH0228936A (ja) * 1988-07-19 1990-01-31 Matsushita Electron Corp 半導体装置の製造方法
JPH04206932A (ja) * 1990-11-30 1992-07-28 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH0737892A (ja) * 1993-07-23 1995-02-07 Toshiba Corp 半導体集積回路装置
JPH0745800A (ja) * 1993-07-27 1995-02-14 Nec Corp Ｓｏｉ基板
JPH07201976A (ja) * 1993-12-28 1995-08-04 Nippon Steel Corp 半導体装置の製造方法
JPH07335654A (ja) * 1994-06-03 1995-12-22 At & T Corp 多層ウエハ用ゲッタ及びその作製法
JPH0845943A (ja) * 1994-07-29 1996-02-16 Sumitomo Sitix Corp Ｓｏｉ半導体ウェーハのゲッタリング方法及びこれに用いられるｓｏｉ半導体ウェーハの製造方法
JPH09172061A (ja) * 1995-12-18 1997-06-30 Fuji Electric Co Ltd 半導体装置の製造方法
JPH10209169A (ja) * 1997-01-20 1998-08-07 Nec Corp 半導体装置の製造方法
JPH10223713A (ja) * 1997-02-05 1998-08-21 Mitsubishi Material Silicon Kk 熱処理評価用ウェ−ハおよびこれを用いた熱処理評価方法
JPH10321716A (ja) * 1997-05-16 1998-12-04 Texas Instr Japan Ltd 半導体装置及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001326364A (ja) * 2000-03-10 2001-11-22 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US6958264B1 (en) 2001-04-03 2005-10-25 Advanced Micro Devices, Inc. Scribe lane for gettering of contaminants on SOI wafers and gettering method
KR100945326B1 (ko) 2002-01-24 2010-03-08 파나소닉 주식회사 에스오아이형 반도체장치 및 그 제조방법
JP2006019424A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp Ｓｏｉ基板およびその製造方法ならびに半導体装置
JP2007227601A (ja) * 2006-02-23 2007-09-06 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2010062414A (ja) * 2008-09-05 2010-03-18 Sumco Corp 裏面照射型固体撮像素子用ウェーハの製造方法
JP2012019092A (ja) * 2010-07-08 2012-01-26 Canon Inc 電子装置、電子装置の素子分離方法、電子装置の製造方法、及び電子装置を備えた表示装置

Also Published As

Publication number Publication date
US6252294B1 (en) 2001-06-26

Similar Documents

Publication Publication Date Title
JP2000323484A (ja) 半導体装置及び半導体記憶装置
US7338840B1 (en) Method of forming a semiconductor die with heat and electrical pipes
JPH05259407A (ja) 数メガビット級ダイナミック・ランダム・アクセス・メモリー製造のための積層コンデンサセルを含むマスク数減少・多結晶シリコン分割ｃｍｏｓ工程
JP2003037254A (ja) エッチング阻止膜を有するｓｏｉ基板、その製造方法、その上に製作されたｓｏｉ集積回路及びそれを用いてｓｏｉ集積回路を製作する方法
JP2000196103A (ja) Ｓｏｉ素子及びその製造方法
JPH1070281A (ja) 半導体装置およびその製造方法
US7045864B2 (en) Semiconductor integrated circuit device
JPH10189770A (ja) 半導体装置
US6410964B1 (en) Semiconductor device capable of preventing gate oxide film from damage by plasma process and method of manufacturing the same
JP3111948B2 (ja) 半導体集積回路
US6806539B2 (en) Semiconductor device and its manufacturing method
JP2006202850A (ja) 半導体装置およびその製造方法
KR100273678B1 (ko) 반도체메모리장치및그제조방법
US20100203719A1 (en) Method of Forming an Antifuse and a Conductive Interconnect, and Methods of Forming DRAM Circuitry
KR100431709B1 (ko) 수직방향의채널을갖는모스트랜지스터와그를포함하는반도체메모리셀및그제조방법
JP2005530347A (ja) 局所的埋め込み相互接続のための改善された構造および方法
KR101087521B1 (ko) 콘택과 셀 게이트 전극 간의 개선된 분리를 제공하기 위한 반도체 장치를 제조하는 방법
JP3597334B2 (ja) 半導体集積回路装置の製造方法
KR100273679B1 (ko) 매몰절연층을갖는반도체기판및그제조방법
JP2000323582A (ja) 半導体装置およびその製造方法
KR100641934B1 (ko) 금속 비트 라인 컨택트 제조 방법 및 메모리 셀
KR20150004634A (ko) 반도체 소자의 안티퓨즈 어레이 및 그 동작 방법
TWI781747B (zh) 柱狀半導體裝置及其製造方法
KR100265370B1 (ko) 디램제조방법
KR101347670B1 (ko) 스태틱 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20060307

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060327

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100323

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100720