KR100945326B1 - 에스오아이형 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 소형 SOI형 반도체장치를 제공하기 위한 것이다.
절연막(2) 상에 형성된 반도체층(3)을 포함하는 SOI기판(50)과, 반도체층(3)에 형성된 능동형 반도체소자(60)를 적어도 구비한 SOI형 반도체장치(1000)이다. SOI형 반도체장치(1000)에서 능동형 반도체소자(60)는, 반도체층(3)을 섬 형상으로 분리하기 위한 분리영역(4)으로 둘러싸여 구성되는 소자형성영역(70) 내에 형성되며, 능동형 반도체소자(60)가 형성된 소자형성영역(70) 이외의 반도체층(3) 일부(80)에는, 고농도 불순물을 함유하는 게터링층(9)이 형성되고, 또 능동형 반도체소자(60)가 형성된 소자형성영역(70) 내에는 게터링층(9)이 형성되지 않는다.
SOI기판, 능동형 반도체소자, 게터링층

Description

에스오아이형 반도체장치 및 그 제조방법{SOI TYPE SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1의 (a)는 본 발명의 제 1 실시예에 관한 SOI형 반도체장치(1000)에 포함되는 능동형 반도체소자(CMOS트랜지스터) 구성의 주요부를 모식적으로 나타내는 평면도이며, (b)는 (a) 중의 X-X'선을 따른 단면도.
도 2의 (a) 및 (b)는 게터링층(9)이 중금속을 게터링하는 기구에 대한 설명도.
도 3의 (a)~(d)는 제 1 실시예에 관한 SOI형 반도체장치(1000)의 제조방법을 설명하기 위한 공정단면도.
도 4의 (a)~(d)는 제 1 실시예에 관한 SOI형 반도체장치(1000)의 제조방법을 설명하기 위한 공정단면도.
도 5의 (a)~(d)는 제 1 실시예에 관한 SOI형 반도체장치(1000)의 제조방법을 설명하기 위한 공정단면도.
도 6의 (a)~(c)는 제 1 실시예에 관한 SOI형 반도체장치(1000)의 제조방법을 설명하기 위한 공정단면도.
도 7의 (a)~(d)는 제 1 실시예에 관한 SOI형 반도체장치(1000)의 제조방법을 설명하기 위한 공정단면도.
도 8의 (a)~(c)는 제 1 실시예에 관한 SOI형 반도체장치(1000)의 다른 제조방법을 설명하기 위한 공정단면도.
도 9의 (a) 및 (b)는 본 발명에 의한 제 2 실시예에 관한 SOI형 반도체장치의 제 1 구성을 모식적으로 나타내는 평면도이며, (c)는 이산적으로 형성된 게터링층의 구성을 나타내는 평면도.
도 10은 도 9 중의 A-A'선에서의 단면구성 모식도.
도 11은 본 발명에 의한 제 2 실시예에 관한 SOI형 반도체장치의 제 2 구성을 모식적으로 나타내는 평면도.
도 12는 본 발명에 의한 제 2 실시예에 관한 SOI형 반도체장치의 제 3 구성을 모식적으로 나타내는 평면도.
도 13은 본 발명에 의한 제 2 실시예에 관한 SOI형 반도체장치의 제 4 구성을 모식적으로 나타내는 평면도.
도 14는 본 발명에 의한 제 2 실시예에 관한 SOI형 반도체장치의 제 5 구성을 모식적으로 나타내는 평면도.
도 15는 도 14 중의 A-A'선을 따른 단면도.
도 16은 도 14 중의 B-B'선을 따른 단면도.
도 17은 도 14 중의 C-C'선을 따른 단면도.
도 18의 (a)는 종래 SOI형 반도체장치의 CMOS트랜지스터의 평면도이며, (b)는 (a) 중의 Y-Y'선을 따른 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 지지기판으로서의 반도체기판
2 : 절연막(실리콘산화막)
3 : 반도체층(활성층으로서의 n-형 반도체층)
4 : 분리 홈(분리영역) 5 : 실리콘산화막
6 : 폴리실리콘막 7 : N웰로서의 n-형 반도체층
8 : P웰로서의 p-형 반도체층 9 : 게터링층
10 : 게이트산화막 11 : 게이트전극
12 : P채널 MOS트랜지스터의 드레인 소스 영역
13 : N채널 MOS트랜지스터의 드레인 소스 영역
21 : 산화막 마스크 22 : LOCOS산화막
23 : 질화실리콘막 25, 26, 27 :레지스트 마스크
31 : 스크라이브 레인 32 : 본딩패드
33, 40 : 저전위 쪽 전원배선 34 : 회로블록
39 : 고전위 쪽 전원배선 41 : 버스배선(버스배선블록)
42 : 저항 43 : 용량
46 : 알루미늄 배선 50 : SOI기판
60 : 능동형 반도체소자(CMOS트랜지스터)
1000, 1100, 1200, 1300, 1400, 1500 : SOI형 반도체장치
본 발명은 SOI기판을 이용한 SOI형 반도체장치 및 그 제조방법에 관한 것이다.
반도체장치의 제조에서는, 순도 높은 반도체기판이 이용되는데, 반도체기판에 약간 포함되는 중금속의 영향에 의해, 반도체소자에 접합리크가 발생하거나, 게이트산화막의 내압 저하가 발생하거나 한다. 때문에 중금속의 존재는 바람직하지 못하다.
이와 같은 중금속 오염에 대해서는, 일반적으로 게터링이라 불리는 수법을 이용해 중금속을 포획하여 중금속을 반도체소자로부터 멀게 함으로써, 제작되는 반도체소자의 특성에 중금속이 영향을 미치지 않도록 한다. 구체적인 방법으로는, 브러쉬 손상법(brushing damage)이 있다. 이 방법은 반도체기판 이면에 브러쉬 손상을 주고 이 손상층에 의해 중금속을 포획하는 것이며, 이로써 중금속이 반도체소자의 특성에 영향을 미치지 않도록 한다.
그러나 SOI기판을 이용한 SOI형 반도체장치를 제조할 경우, 그와 같은 방법을 적용할 수는 없다. 왜냐하면, SOI형 반도체장치에 있어서 반도체소자는, 매입산화막에 의해 반도체기판과 분리된 SOI활성층에 형성되기 때문이다. 즉 일부 중금속은 매입산화막을 통과할 수 없기 때문에, 반도체기판 이면에 형성된 손상층에서는 중금속 오염을 방지할 수 없다. 따라서 SOI형 반도체장치에 적합한 중금속의 게터링방법의 개발이 필요해진다.
이와 같은 문제점을 해결하는 SOI형 반도체장치의 게터링방법은, 예를 들어 일특개 2000-315736호 공보에 개시되었다. 도 18을 참조하면서 종래의 SOI형 반도체장치에 대하여 설명한다.
도 18의 (a)는 종래의 SOI형 반도체장치의 CMOS트랜지스터 평면구성을 나타내는 한편, 도 18의 (b)는 도 18의 (a) 중 Y-Y'선을 따른 단면구성을 나타낸다.
도 18의 (a) 및 (b)에 나타낸 구성에서는, SOI기판에서의 지지기판으로서의 반도체기판(101) 상에, 제 1 절연막으로서의 실리콘산화막(102)을 개재하고, SOI기판의 활성층이 될 n-형 반도체층(103)이 적층되어 형성된다. n-형 반도체층(103)은 실리콘산화막(102) 및 실리콘산화막(105)에 의해 섬 형상으로 유전체 분리된다. 상세히 서술하자면, 매입된 실리콘산화막(102)에까지 달하는 분리 홈(104)을 에칭으로 형성한 후, 분리 홈(104)의 측벽부분에 절연막으로서의 실리콘산화막(105)을 형성하고, 또 폴리실리콘층(106)을 매입하여, 실리콘산화막(102)과 실리콘산화막(105)에 의해 n-형 반도체층(103)을 섬 형상으로 유전체 분리한다.
이와 같이 하여 형성된 섬 형상 n-형 반도체층(103) 중에는 P채널 MOS트랜지스터의 N웰로서 n형 반도체층(122), N채널 MOS트랜지스터의 P웰로서 p형 반도체층(123), 및 중금속 게터링을 위한 고농도 불순물 확산영역(p+층)(110)이 형성된다. 바꾸어 말하면, 섬 형상으로 분리된 복수의 n-형 반도체층(103) 각각에 대하여 고농도의 불순물 확산영역(110)이 형성된다. 또 게이트산화막(125a 및 125b), 게이트전극(124a 및 124b), p채널 MOS트랜지스터의 드레인영역과 소스영역을 형성하기 위한 p+형 반도체층(126a 및 126b), N채널 MOS트랜지스터의 드레인영역 및 소스영역이 될 n+형 반도체층(127a 및 127b)이 형성된다. 이와 같은 구성에 추가로 배선이 형성되어 CMOS트랜지스터가 제작된다.
이 CMOS트랜지스터에 있어서, 고농도 불순물 확산영역(110)을 P형 불순물인 붕소로 형성하고 그 표면농도를 1 ×1018원자/㎤ 이상, 5 ×1020원자/㎤ 이하로 하면, 고농도 불순물 확산영역(110)이 중금속을 게터링 함으로써 접합리크나 게이트산화막의 내압저하를 방지할 수 있다.
그러나 포획한 중금속 주변에 결정결함이 발생하기 때문에, 상기 종래의 SOI형 반도체장치에서는 고농도의 불순물 확산영역(110)으로부터 PN접합까지의 거리를 충분히 둘 필요가 있어, 반도체소자 단체가 커지며 결과적으로 반도체칩이 커져버린다는 과제가 존재하는 것을 본원 발명자는 발견했다. 즉 상기 SOI형 반도체장치에서는, 절연막으로 분리된 섬 내에 형성된 반도체소자와 같은 섬 내에(또는 활성영역 측근에), 고농도 불순물 확산영역(110)을 형성하므로 반도체소자의 크기가 커져버린다. 상기 일특개 2000-315736호 공보에서는 분리영역을 형성하는 분리 홈(104)을 걸치고 고농도 불순물 확산영역(110)을 형성하는 방법도 제안되었지만, 이 경우에도 고농도 불순물 확산영역(110)으로 확산될 때의 횡 방향 번짐에 의해 반도체소자 내부까지 게터링층(불순물 확산영역(110))이 퍼지므로, PN접합까지의 거리를 확보하는 결과로서 반도체소자 단체가 커지며, 반도체칩 전체가 커진다.
본 발명은 이러한 여러 가지 점에 감안하여 이루어진 것으로, 그 주된 목적은 소형 SOI형 반도체장치 및 그 제조방법을 제공하는 것이다.
본 발명에 의한 SOI형 반도체장치는, 절연막과, 상기 절연막 상에 형성된 반도체층을 포함하는 SOI기판과, 상기 반도체층에 형성된 능동형 반도체소자를 적어도 구비한 SOI형 반도체장치이며, 상기 능동형 반도체소자는 상기 반도체층을 섬 형상으로 분리하기 위한 분리영역으로 둘러싸여 이루어지는 소자형성영역 내에 형성되고, 상기 능동형 반도체소자가 형성된 상기 소자형성영역 이외의 상기 반도체층 일부에는 고농도 불순물을 함유하는 게터링층이 형성되며, 또 상기 능동형 반도체소자가 형성된 상기 소자형성영역 내에는 상기 게터링층이 형성되지 않는다.
상기 게터링층에서 상기 고농도 불순물의 표면농도는, 1 ×1018원자/㎤ 이상인 것이 바람직하다.
상기 반도체층에는 상기 능동형 반도체소자가 복수 형성되며, 모든 상기 능동형 반도체소자는 상기 게터링층으로부터 1.5mm 이내의 거리에 위치하는 것이 바람직하다.
본 발명의 바람직한 실시예에 있어서, 상기 소자형성영역에는 N형 및 P형의 적어도 한쪽의 웰이 형성되며, 상기 게터링층의 깊이는 상기 웰 깊이에 비해 실질적으로 동일 또는 깊다.
본 발명의 바람직한 실시예에서는, 1 개의 상기 소자형성영역에 복수의 상기 능동형 반도체소자가 형성되며, 상기 소자형성영역을 포위한 상기 분리영역의 바깥쪽에 상기 게터링층이 형성된다.
본 발명의 바람직한 실시예에 있어서, 상기 게터링층은 상기 분리영역과 떨어져 배치되는 것을 특징으로 하는 SOI형 반도체장치.
본 발명의 바람직한 실시예에 있어서, 상기 SOI기판은 실리콘기판과, 상기 실리콘기판 상에 형성된 상기 절연막과, 상기 절연막 상에 형성된 SOI활성층으로 구성되며, 상기 반도체층은 실리콘으로 이루어지는 SOI활성층이고, 상기 SOI활성층은 상기 능동형 반도체소자로서의 트랜지스터를 적어도 구비하며, 상기 능동형 반도체소자가 형성되는 영역 내에는 상기 게터링층이 형성되지 않는다.
본 발명의 바람직한 실시예에 있어서, 상기 SOI형 반도체장치는 반도체칩이며, 상기 반도체칩의 주변영역에는 저전위 쪽 전원배선 및 고전위 쪽 전원배선 중 적어도 1 개의 전원배선이 형성되고, 상기 게터링층은 상기 전원배선 바로 아래에 위치하는 반도체층에 형성된다.
상기 게터링층과 상기 전원배선이 전기적으로 접속되어도 된다.
본 발명의 바람직한 실시예에 있어서, 상기 SOI형 반도체장치는, 절단되면 반도체칩이 되는 반도체칩 영역을 복수 포함하는 웨이퍼형 구성을 가지며, 상기 웨이퍼형 구성을 갖는 상기 SOI형 반도체장치는 서로 인접하는 상기 반도체칩 영역의 경계부분을 스크라이브 레인으로 하고, 또 당해 스크라이브 레인 내의 상기 반도체층의 적어도 일부에 상기 게터링층을 갖는다.
본 발명의 바람직한 실시예에 있어서, 상기 SOI형 반도체장치는 반도체칩이며, 상기 반도체칩 주변을 따라 복수의 본딩패드가 구성되고, 상기 복수 본딩패드의 적어도 1개의 바로 아래 또는 그 주변부에 상기 게터링층이 형성된다.
상기 게터링층은, 상기 적어도 1 개의 본딩패드 외연으로부터 30㎛ 이내의 영역(당해 본딩패드 내의 영역도 포함.) 바로 아래에 형성되면 된다.
본 발명의 바람직한 실시예에 있어서, 상기 SOI형 반도체장치는 버스배선, 전원배선 및 접지배선의 적어도 1 개를 구비하며, 상기 버스배선, 상기 전원배선 및 상기 접지배선의 적어도 1 개 아래에 상기 게터링층이 형성된다.
본 발명의 바람직한 실시예에 있어서, 상기 반도체층 상에는 절연막을 개재하고 수동형 반도체소자가 형성되며, 상기 게터링층은 상기 수동형 반도체소자 아래에 위치하는 상기 반도체층에 형성되고, 상기 수동형 반도체소자는 용량 및 다결정 실리콘저항의 적어도 1 개이다.
본 발명의 바람직한 실시예에 있어서, 상기 SOI형 반도체장치는 복수의 회로블록을 구비하며, 상기 복수의 회로블록 각각은 1 변의 길이가 3mm 이하의 크기를 갖고, 상기 복수 회로블록 각각의 주변에 상기 게터링층이 형성된다.
본 발명의 바람직한 실시예에 있어서, 상기 SOI형 반도체장치는 출력 트랜지스터를 구비하며, 상기 출력 트랜지스터는 1 변의 길이가 3mm 이하로 되도록 복수 블록으로 분리되고, 상기 복수 블록 각각의 주위에 상기 게터링층이 형성된다.
본 발명의 바람직한 실시예에 있어서, 상기 SOI형 반도체장치는 대규모 논리회로를 구비하며, 상기 대규모 논리회로는 1 변의 길이가 3mm 이하로 되도록 복수 블록으로 분할 배치되고, 상기 복수 블록 각각의 주위에 상기 게터링층이 형성된다.
본 발명에 의한 제 1 SOI형 반도체장치의 제조방법은, 절연막과, 상기 절연막 상에 형성된 반도체층을 포함하는 SOI기판을 준비하는 공정과, 상기 반도체층 표면 중, 능동형 반도체소자가 형성되게 될 소자형성 예정영역을 제외한 부분에 선택적으로, 고농도 불순물을 함유하는 게터링층을 형성하는 공정과, 상기 게터링층을 형성하는 공정 후 또는 당해 공정과 동일 공정에 있어서, 상기 반도체층에 함유된 중금속의 게터링을 촉진시키기 위한 열처리를 행하는 공정과, 상기 열처리 후, 상기 소자형성 예정영역을 섬 형상으로 분리하도록 상기 반도체층에 분리영역을 형성하는 공정과, 상기 분리영역으로 둘러싸인 상기 소자형성 예정영역 내에 능동형 반도체소자를 형성하는 공정을 포함한다.
본 발명에 의한 제 2 SOI형 반도체장치의 제조방법은, 반도체로 구성된 SOI활성층을 포함하는 SOI기판을 준비하는 공정과, 상기 SOI활성층 표면 중, 능동형 반도체소자가 형성되게 될 소자형성 예정영역을 제외한 부분에 선택적으로, 고농도 불순물을 함유하는 게터링층을 형성하는 공정과, 상기 게터링층을 형성한 후, 상기 SOI활성층 표면의 상기 소자형성 예정영역에 웰 형성용 불순물을 도입하는 공정과, 도입한 상기 불순물을 드라이브인(drive-in)하여 상기 소자형성 예정영역에 웰을 형성하기 위해 열처리하는 공정과, 상기 열처리 후, 상기 소자형성 예정영역을 섬 형상으로 분리하도록 상기 SOI활성층에 분리영역을 형성하는 공정을 포함한다.
본 발명에 의한 제 3 SOI형 반도체장치의 제조방법은, 반도체로 구성된 SOI활성층을 포함하는 SOI기판을 준비하는 공정과, 상기 SOI활성층 표면 중, 능동형 반도체소자가 형성되게 될 소자형성 예정영역을 제외한 부분에 선택적으로 게터링층을 형성하기 위해 고농도 불순물을 도입하는 공정과, 상기 SOI활성층 표면의 상기 소자형성 예정영역에 웰 형성용 불순물을 도입하는 공정과, 도입한 상기 불순물을 드라이브인(drive-in)하여 상기 소자형성 예정영역에 웰을 형성함과 동시에, 게터링을 촉진시키기 위해 열처리하는 공정과, 상기 열처리 후, 상기 소자형성 예정영역을 섬 형상으로 분리하도록 상기 SOI활성층에 분리영역을 형성하는 공정을 포함한다.
본 발명에 의한 제 4 SOI형 반도체장치의 제조방법은, 절연막과, 상기 절연막 상에 형성된 반도체층을 포함하는 SOI기판을 준비하는 공정과, 상기 반도체층 표면 중, 능동형 반도체소자가 형성되게 될 소자형성 예정영역을 제외한 부분에 고농도 불순물을 함유하는 게터링층을 형성하는 공정과, 상기 소자형성 예정영역에 웰 형성용 불순물을 선택적으로 도입한 후 열처리함으로써 웰을 형성하는 공정과, 상기 소자형성 예정영역 내에 상기 게터링층을 포함하지 않도록, 상기 반도체층의 상기 소자형성 예정영역을 둘러싸는 분리영역을 형성하는 공정과, 상기 소자형성 예정영역에 능동형 반도체소자를 형성하는 공정을 포함한다.
바람직한 실시예에 있어서, 상기 게터링층을 형성하는 공정은, 소정영역에 개구부를 갖는 산화막 마스크를 상기 반도체층 상에 형성하는 공정과, 상기 산화막 마스크의 상기 개구부를 통해 상기 반도체층에 고농도 불순물을 도입하는 공정과, 상기 고농도 불순물 도입 후에 상기 산화막 마스크를 에칭하는 공정을 포함하며, 상기 게터링층을 형성하는 공정에서, 상기 반도체층의 상기 소정영역에 형성된 단차를, 이후 사용되는 마스크를 위치조정하기 위한 기준으로서 사용한다.
바람직한 실시예에 있어서, 상기 게터링층의 상기 고농도 불순물의 표면농도는 1 ×1018원자/㎤ 이상이다.
바람직한 실시예에 있어서, 준비되는 상기 SOI기판은 절단되면 반도체칩이 될 반도체칩 영역을 복수 포함하는 웨이퍼이며, 상기 반도체칩 영역의 각각은, 접지배선이 형성될 영역, 버스배선이 형성될 영역, 전원배선이 형성될 영역, 본딩패드가 형성될 영역, 수동형 반도체소자가 형성될 영역으로 이루어지는 군에서 선택되는 적어도 1개의 영역과, 복수의 상기 소자형성 예정영역을 가지며, 상기 적어도 1 개의 영역의 상기 반도체층에 상기 게터링층이 형성된다.
바람직한 실시예에 있어서 준비되는 상기 SOI기판은, 절단되면 반도체칩이 될 반도체칩 영역을 복수 포함하는 웨이퍼이며, 서로 인접하는 상기 반도체칩 영역의 경계부분을 스크라이브 레인으로서, 당해 스크라이브 레인 내의 상기 반도체층에 상기 게터링층을 형성한다.
바람직한 실시예에 있어서 준비되는 상기 SOI기판은, 절단되면 반도체칩이 될 반도체칩 영역을 복수 포함하는 웨이퍼이며, 상기 반도체칩 영역의 각각은 회로블록 형성영역을 복수 구비하고, 상기 각 회로블록 형성영역은, 1 변의 길이가 3mm 이하의 크기를 가지며 당해 각 회로블록 형성영역 주위에 위치하는 상기 반도체층에 상기 게터링층이 형성된다.
본 발명에 의한 다른 SOI형 반도체장치는, 절연막과, 상기 절연막 상에 형성된 반도체층을 포함하는 SOI기판과, 상기 반도체층에 형성된 능동형 반도체소자를 적어도 구비한 SOI형 반도체장치이며, 상기 능동형 반도체소자는, 상기 반도체층을 섬 형상으로 분리하기 위한 분리영역으로 둘러싸여 이루어지는 소자형성영역 내에 형성되고, 상기 능동형 반도체소자가 형성된 상기 소자형성영역 이외의 상기 반도체층 일부에는 상기 반도체층 중의 중금속을 포획하기 위한 게터링층이 형성되며, 또 상기 능동형 반도체소자가 형성된 상기 소자형성영역 내에는 상기 게터링층이 형성되지 않는다.
상기 게터링층은, 상기 반도체층 중의 상기 중금속이 포획 가능한 격자결함을 갖는 손상층이라도 된다.
본 발명에 의하면, 능동형 반도체소자가 형성된 소자형성영역 내에서 게터링층이 형성되지 않으므로, 소형의 SOI형 반도체장치를 실현할 수 있다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
(실시예)
이하 도면을 참조하면서 본 발명에 의한 실시예를 설명하기로 한다. 이하의 도면에서는 설명의 간결화를 위해, 실질적으로 동일 기능을 가진 구성요소를 동일 참조부호로 나타낸다. 또 본 발명은 이하의 실시예에 한정되지 않는다.
(제 1 실시예)
도 1 및 도 2를 참조하면서, 본 발명의 제 1 실시예에 관한 SOI형 반도체장 치(1000)를 설명한다. 도 1의 (a)는 본 실시예의 SOI형 반도체장치(1000)에 포함되는 능동형 반도체소자(CMOS트랜지스터) 구성의 주요부를 모식적으로 나타내며, 도 1의 (b)는 도 1의 (a) 중 X-X'선을 따른 단면구성을 모식적으로 나타낸다.
본 실시예의 SOI형 반도체장치(1000)는 절연막(2)과, 절연막(2) 상에 형성된 반도체층(3)을 포함하는 SOI기판(50)과, 반도체층(3)에 형성된 능동형 반도체소자(60)를 구비한다. 능동형 반도체소자(60)는, 반도체층(3)을 섬 형상으로 분리하기 위한 분리영역(4)에 의해 포위되어 이루어지는 소자형성영역(70) 내에 형성된다. 능동형 반도체소자(60)가 형성된 소자형성영역(70) 이외의 반도체층(3) 일부(80)에는 고농도 불순물을 함유하는 게터링층(9)이 형성된다. 단 능동형 반도체소자(60)가 형성된 소자형성영역(70) 내에는 게터링층(9)이 형성되지 않는다. 이와 같이 구성하면, 분리영역(4)을 두는 거리에 의해 게터링층(9)과 반도체소자(60) 사이의 거리를 충분히 확보할 수 있는 한편, 소자형성영역(70) 내에 게터링층(9)이 형성된 종래의 구성에 비해 소자형성영역(70)의 면적을 작게 할 수 있으며, 그 결과 SOI형 반도체장치(1000) 전체를 소형으로 할 수 있다. 반도체소자가 바이폴라 트랜지스터일 경우는, 반도체소자 단체별로 소자분리가 필요해지므로 그 효과는 현저하다.
본 실시예에 있어서, 반도체층(3)에는 능동형 반도체소자(60)가 복수 형성되며, 또 모든 능동형 반도체소자(60)는 게터링층(9)으로부터 예를 들어 1.5mm 이내의 거리에 위치한다. 이 거리 이내에 모든 능동형 반도체소자(60)를 배치시킨 이유에 대해서는 후술하기로 한다. 도 1에 나타낸 예에서는 분리영역(4) 안쪽에 위치하 는 1개의 소자형성영역(70)에, 능동형 반도체소자(60)가 복수 개 형성되며, 또 분리영역(4) 바깥쪽에 게터링층(9)이 형성된다. 이 예에서는 소자형성영역(70)의 바깥 둘레를 획정하는 분리영역(4) 주위를 피복하도록, 그 분리영역(4) 바깥쪽에 고리형 게터링층(9)이 형성된다. 또 소자형성영역(70) 내에 게터링층(9)이 위치하지 않는다면, 게터링층(9)은 분리영역(4)에 접해도 되고 떨어져 형성돼도 된다.
도 1의 (a) 및 (b)에 나타낸 바와 같이 소자형성영역(70)에는 N형 및 P형의 적어도 한쪽 웰(7, 8)이 형성되며, 게터링층(9)의 깊이는 웰(7, 8) 깊이보다 깊게 형성된다. 게터링층(9)이 깊을수록 제조공정 단계에서 많은 중금속을 포획할 수 있으므로, 접합리크나 게이트산화막의 내압저하를 보다 효과적으로 방지할 수 있어, 그 결과 더욱 고성능의 SOI형 반도체장치를 실현할 수 있다. 도 1의 (b)에서는 게터링층(9)의 외형을 모식적으로 나타내지만, 실제로는 소정의 비율로 횡 방향으로도 확산되어 퍼지므로, 게터링층(9)을 깊이 할수록 게터링층(9)의 평면 방면 및 단면의 면적은 넓어진다. 집적회로를 형성할 경우 소자형성영역은 다수 형성되므로, 소자형성영역 내에 게터링층(9)을 형성했을 때 그 면적 증대의 영향은 매우 커지지만, 본 실시예에서는 소자형성영역(70) 이외의 영역(80)에 게터링층(9)을 형성함으로써, 그 영향을 최대한 작게 할 수 있기 때문에, 게터링층(9)의 면적이 넓어진다 하더라도 그에 수반하여 SOI형 반도체장치(1000)의 크기가 필요 이상으로 커지는 일도 없다. 또 제조방법에 따라서는 게터링층(9)의 깊이를 웰(7, 8) 깊이에 비해 실질적으로 동일하게 할 수도 있다.
여기서 도 1에 나타낸 구성을, 도 18에 나타낸 구성과 같이 했을 경우에는, 도 1 중의 각 소자형성영역(70)별로 게터링층(9)을 형성하게 되겠지만, 본 실시예와 같이 소자형성영역(70) 내에 게터링층(9)을 형성하지 않는 구성이라도 충분히 중금속을 게터링하는 것은 가능하며, 이 구성에 의해 반도체칩의 면적을 증가시키는 일없이, 높은 게터링 능력을 갖는 소형의 SOI형 반도체장치(1000)를 실현할 수 있다. 이와 같은 효과를 갖는 본 실시예의 구성은 본원 발명자의 다음과 같은 생각에 기초하여 완성된 것으로, 이하 소자형성영역(70) 내에 게터링층(9)을 형성하지 않는 구성이라도 중금속을 게터링할 수 있다는 것에 대해 설명한다.
우선 전제로서, 중금속은 반도체 제조공정 중의 열처리에 의해 SOI활성층(3) 중을 이동한다. 그러면 모든 반도체소자(또는 소자형성영역(70)) 중에 게터링층(9)을 형성하지 않아도, 열처리에 의해 이동하는 거리보다 가까운 영역에 고농도의 게터링층(9)을 형성해둔다면 중금속의 게터링은 가능해진다. 특히 분리영역(4)을 형성하는 분리 홈을 형성하기 전에 게터링층(9)을 형성하면, 반도체 제조공정 중의 열처리에 의해 중금속이 이동하는 거리까지 떨어져 게터링층을 형성해도, 중금속의 게터링은 가능해진다. 따라서 모든 반도체소자(또는 소자형성영역(70)) 중에 게터링층(9)을 형성할 필요 없이, 국소적으로 게터링층(9)을 형성하면 충분히 중금속 게터링이 가능해진다.
또 반도체 제조공정 중의 열처리에 의해 SOI활성층(3) 중을 이동하는 중금속의 이동량은, 열처리 온도가 높고 열처리 시간이 길수록 커지므로, 게터링층을 반도체 제조공정의 최대 열처리 전에 형성해두면 충분히 게터링 효과를 얻을 수 있다. 또한 반도체 제조공정 중의 열처리에 의해 SOI활성층(3) 중을 이동하는 중금속 의 이동량은 열처리 온도, 열처리 시간으로 정해지므로, 반도체 제조공정 중의 열처리 조건으로 게터링 효과를 기대할 수 있는 거리 간격 내에 배치하고, 또 반도체소자로부터 게터링층까지의 이간거리를 충분히 확보함으로써 게터링층을 효율적으로 배치할 수 있다.
게터링층(9)에 포함되는 고농도 불순물의 표면농도는, 예를 들어 1 ×1018원자/㎤이며, 이 농도 범위라면 게터링층(9)이 효과적으로 중금속 게터링 기능을 발휘할 수 있다. 게터링층(9)은, 소자형성영역(70) 중에는 형성되지 않으므로, 이 표면농도의 상한은 특별히 제한되지 않는다. 전형적으로는 반도체층(3) 내의 고용한계(예를 들어 약 5 ×1020원자/㎤)가 상한이 된다. 게터링층(9) 중의 불순물은, 예를 들어 인과 같은 N형 불순물이라도 되며, 붕소와 같은 P형 불순물이라도 된다. 도 2를 참조하면서 게터링층(9)이 중금속을 게터링 하는 기구에 대하여 설명한다.
우선 도 2의 (a)에 나타낸 바와 같이 실리콘으로 이루어지는 반도체층(3)에 고농도 불순물(인)을 도입하여 확산시키면, 도 2의 (b)에 나타낸 바와 같이 결정격자에 있는 실리콘(Si)과 인(P)이 치환되고, 치환된 실리콘에 의해 중금속(철)의 게터링이 가능해진다. 즉 격자로 배치한 실리콘(Si) 중에 인(P)이 확산되어 가면(도 2의 (a)), 격자에 있는 실리콘(Si)과 인(P)이 치환되어 격자위치로 인(P)이 들어가며, 남은 실리콘(Si)이 철(Fe)을 포획하여 실리사이드가 되고 철을 게터링 한다(도 2의 (b)). 이 기구에 의해 게터링층(9)을 통과하는 중금속이 포획되어 소자가 형성되기 전의 소자형성영역(70) 중에서 중금속 농도를 저감시킬 수 있다. 중금속 게터 링은 특히 고온의 열처리공정과 함께 현저하게 실행되는데, 예를 들어 철은 고온(1150℃)에서 처리되는 드라이브인 처리로 1.5mm 확산되기 때문에, n+형 고농도 게터링층(9)을 반도체소자로부터 1.5mm 이내 영역에 형성해두면, 1.5mm 이내의 철은 게터링층(9)에 게터링 되어 반도체소자(60) 내에 거의 잔류하지 않으므로, 접합리크나 게이트산화막의 내압 저하를 방지할 수 있다.
본 실시예의 구성을 보다 상세히 설명하면 다음과 같다. SOI기판(50)의 반도체층(3)은 실리콘으로 이루어지는 SOI활성층이며, 또 SOI기판(50)은 지지기판으로서의 반도체기판(1)(예를 들어 실리콘기판)과, 반도체기판(1) 상에 형성된 절연막(2)(예를 들어 산화실리콘막)과, 절연막(2) 상에 형성된 SOI활성층(3)으로 구성된다. 이 SOI활성층(3)(소자형성영역(70))에는, 능동형 반도체소자(60)로서의 트랜지스터를 적어도 포함하는 반도체 집적회로가 형성된다. 그리고 반도체 집적회로가 형성되는 영역(70) 내에는 게터링층(9)은 형성되지 않는다.
또 도 1에 나타낸 트랜지스터는 MOS트랜지스터지만, 이에 한정되지 않고 다른 트랜지스터(예를 들어 바이폴라 트랜지스터)라도 된다. 또한 소자형성영역(70)에는 능동형 반도체소자로서 트랜지스터 이외의 소자(예를 들어 사이리스터)를 형성해도 된다. 물론 소자형성영역(70) 중에 수동형 반도체소자(예를 들어 저항, 용량)를 형성해도 된다. 또 SOI활성층(3)에 반도체 집적회로가 형성되므로, 지지기판으로서의 기판 종류는 특별히 한정되지 않으며, 실리콘기판 이외의 것을 사용해도 되고, 경우에 따라서는 기판(1)을 생략하는 것도 가능하다.
도 1에 나타낸 구성에서는, SOI기판에서 지지기판으로서의 반도체기판(1) 상에, 제 1 절연막으로서의 실리콘산화막(2)을 개재하고, 활성층이 될 n-형 반도체층(3)이 적층되어 형성된다. SOI기판(50)에서 활성층이 될 n-형 반도체층(3) 상에는, 게터링층(9), P채널 MOS트랜지스터의 N웰로서 n형 반도체층(7), N채널 MOS트랜지스터의 P웰로서 p형 반도체층(8)이 형성된다. 또 n-형 반도체층(3)을 섬 형상으로 분리하기 위해 분리 홈(4)이 형성된다. 분리 홈(4)은 매입된 실리콘산화막(2)에 달할 때까지 n-형 반도체층(3)을 에칭함으로써 형성된다. 분리 홈(4)의 측벽 부분에는 제 2 절연막으로서의 실리콘산화막(5)이 형성되며, 또 실리콘산화막(5)의 피복된 분리 홈(4) 중에는 폴리실리콘층(6)이 매입된다. 이와 같이 n-형 반도체층(3)은 매입 실리콘산화막(2)과 실리콘산화막(5)에 의해 섬 형상으로 유전체 분리된다.
그리고 주지의 CMOS 트랜지스터 구조와 마찬가지로, 게이트산화막(10), 게이트전극(11), P채널 MOS트랜지스터의 드레인영역과 소스영역을 형성하기 위한 p+형 반도체층(12), N채널 MOS트랜지스터의 드레인영역과 소스영역을 형성하기 위한 n+형 반도체층(13)이 형성된다. 실제 디바이스에서는 이 구조에 추가로 배선(도시 생략)이 형성되게 된다. 본 실시예의 SOI형 반도체장치에 포함되는 각 층 두께 등의 조건은, 중복을 피하기 위해 이하 본 실시예의 제조방법 설명에서 예시하기로 한다.
다음에 도 3에서 도 6을 참조하면서 본 실시예에 관한 SOI형 반도체장치(1000)의 제조방법을 설명한다. 도 3의 (a)에서 도 6의 (c)는 본 실시예의 제조방법을 설명하기 위한 공정단면도이다.
처음에 도 3의 (a)에 나타낸 바와 같이 SOI기판(50)을 준비한다. SOI기판(50)은 다음과 같이 하여 형성할 수 있다. 우선 n-형 반도체기판을 산화시킴으로써, 0.5~3㎛의 산화막(2)을 형성한 후, 산화막(2)을 형성한 면에 지지기판이 될 반도체기판(1)을 가열 접착한다. 그 후 n-형 반도체기판을 연마하여 SOI활성층이 될 n-형 반도체층(3)의 두께가 0.5~30㎛인 SOI기판(50)을 얻는다. 여기서 매입산화막(2) 및 n-형 반도체층(3)의 두께는, 형성하는 반도체소자(60)의 내압이나 특성에 맞추어 적절히 선택하면 된다.
다음으로 도 3의 (b)에 나타낸 바와 같이, n-형 반도체층(3)의 표면을 산화시킨 후, 중금속 게터링층으로서 n+형 게터링층(9)을 형성할 영역에 위치하는 산화막을 레지스트 마스크로 에칭함으로써, n+형 게터링층(9)을 형성하기 위한 산화막 마스크(21)를 형성한다. 이어서 산화막 마스크(21)의 개구된 영역에, 인을 가속전압 100kev, 주입량 8 ×1015(원자/㎠)로 이온 주입한다.
그 후 도 3의 (c)에 나타낸 바와 같이 산소를 함유하는 분위기에서 열처리하 여 n+형 게터링층(9)을 형성함과 동시에, n-형 반도체층(3) 상에 실리콘 단차를 형성한다. 이 실리콘 단차는 이후 공정의 마스크 조정의 기준으로 할 수 있다. 이 때 n+형 게터링층(9)의 표면 농도는 1 ×1020(원자/㎤)로 한다. 여기서 이 표면 농도는 일례이며, 이 표면농도가 예를 들어 1 ×1018(원자/㎤) 이상으로 되도록 주입량을 선정하면 된다. 또 상술한 바와 같이 게터링층(9)은 반도체소자가 형성되게 될 영역 중에 형성되지 않으므로, 이 표면 농도의 상한은 제한되는 일없이 n-형 반도체층(3) 내의 고용한계가 상한이 된다.
여기서 본 실시예에서는 이온주입법에 의해 게터링층(9)을 형성하지만, 불순물 증착법을 이용하여 게터링층(9)을 형성해도 된다. 또 게터링층(9)을 형성하는데 인을 사용하지만, 붕소, 비소를 사용하여 게터링층(9)을 형성해도 된다.
본 실시예에서는 n+형 게터링층(9)을 CMOS트랜지스터의 웰 형성 열처리 전에 형성한다. 그 이유는 웰 형성 열처리 온도가 제조공정 중에서 가장 높기 때문에 열처리 중의 중금속 이동도가 커져, 게터링층(9)에 의한 게터링 효과를 크게 할 수 있기 때문이다. 단 주의해야 할 점은, 분리 홈(4)의 측벽산화막(5)을 형성 한 후의 열처리에서는 일부 중금속은 산화막(5)을 통과할 수 없으므로, 분리 홈(4) 형성 전에 게터링층(9)을 형성할 필요가 있다는 점이다.
다음에 도 3의 (d)에 나타낸 바와 같이 웰 형성을 위한 이온주입을 실시한다. 본 실시예에서는 우선 P채널 MOS트랜지스터의 N웰로서의 n형 반도체층(7)을 형 성하기 위해 n-형 반도체층(3) 상에 레지스트 마스크를 형성하고 인을 주입하고 이어서 레지스트 마스크를 제거한 후, N채널 MOS트랜지스터의 P웰로서의 p형 반도체층(8)을 형성하기 위해 별도의 레지스트 마스크를 이용하여 붕소 이온을 주입한다.
다음에 도 4의 (a)에 나타낸 바와 같이 레지스트 마스크를 제거한 후, 고온의 열처리를 실시하여 드라이브인 처리하면, n형 반도체층(7) 및 p형 반도체층(8)의 웰이 형성된다. 이 열처리는 예를 들어 질소분위기 중에서 1150℃, 100분의 열처리이다. 이 열처리 시, 중금속은 SOI활성층(3) 내를 이동하여 게터링층(9)에 도달하면 포획된다.
다음에 도 4의 (b)에 나타내는 바와 같이, P채널 MOS트랜지스터와 N채널 MOS트랜지스터를 분리하기 위해 우선, 웰을 형성한 n-형 반도체층(3) 상에 질화실리콘막을 형성하고 이어서, 레지스트 마스크를 이용하여 질화실리콘막을 국소적으로 에칭하며, 또 이 레지스트 마스크를 제거한 후 열산화에 의해 LOCOS 산화막(22)을 형성한다. 그 후 질화실리콘막(23)을 제거한다.
다음으로 도 4의 (c)에 나타낸 바와 같이, 다시 한번 질화실리콘막(23)을 형성한 후, 레지스트 마스크를 이용하여 질화실리콘막(23) 및 LOCOS 산화막(22)을 국소적으로 에칭한 다음, 레지스트 마스크를 제거한다. 이어서 도 4의 (d)에 나타낸 바와 같이 질화실리콘막(23)을 마스크로 하여 실리콘층(n-형 반도체층)(3)을 에칭하면 분리 홈(4)이 형성된다.
그 다음, 도 5의 (a)에 나타낸 바와 같이 n-형 반도체층(3) 내에 절연된 섬을 형성하기 위해, 열산화에 의해 분리 홈(4) 측면에 20㎚~1㎛ 두께의 측벽산화막(5)을 형성한다. 이어서 도 5의 (b)에 나타낸 바와 같이, CVD법으로 비정질실리콘을 퇴적시켜 분리 홈(4) 내에 비정질실리콘을 매입한다. 매입된 비정질실리콘은 그 후에 실시될 열처리 과정에서 폴리실리콘층(6)으로 변질돼간다.
다음으로 도 5의 (c)에 나타낸 바와 같이, 표면에 남은 폴리실리콘층(6)의 표면층을 전면 에칭한 후, 분리 홈(4) 내의 폴리실리콘 표면을 절연시키기 위해 도 5의 (d)에 나타낸 바와 같이 표면산화막(24)을 형성한다. 이어서 질화실리콘(23)을 제거한다. 이와 같이 하여 분리영역(분리 홈)(4)이 형성된다.
여기서 본 실시예에서는 분리 홈(분리영역)(4)을 LOCOS산화막(22)이 존재하는 개소에 형성하지만, 그 이외의 개소에 형성해도 마찬가지 게터링효과를 얻을 수 있다. 또 분리 홈(4) 측벽의 절연막(5)으로서 열산화막을 이용하지만, CVD에 의한 산화막을 이용해도 된다. 또한 분리 홈 매입을 위해 다결정실리콘을 이용하지만 CVD에 의한 산화막을 이용해도 된다.
다음에, 도 6의 (a)에 나타내는 바와 같이 P채널 MOS트랜지스터 및 N채널 MOS트랜지스터가 형성되는 영역의 표면을 산화시켜 게이트산화막(10)을 형성한 후, CVD법에 의해 실리콘을 퇴적시킨 후 열처리를 실시하여 다결정실리콘막을 형성한다. 이어서 레지스트 마스크(도시 생략)를 이용하여 다결정실리콘막을 에칭하여 게이트전극(11)을 형성한다.
또 도 6의 (b)에 나타내는 바와 같이 레지스트 마스크와 게이트전극(11)과 LOCOS산화막(22)을 마스크로 하여, P채널 MOS트랜지스터 영역에서 P채널 MOS트랜지스터와 드레인 소스를 형성하기 위한 p+형 반도체층(12)을 이온주입으로 형성한다. 한편 N채널 MOS트랜지스터 영역에서 N채널 MOS트랜지스터와 드레인 소스를 형성하기 위한 n+형 반도체층(13)을 이온주입으로 형성한 후, 열처리하면 도 6의 (c)와 같이 된다.
그 후, 배선을 형성하여 P채널 MOS트랜지스터 및 N채널 MOS트랜지스터가 형성된다. 이와 같이 하여 본 실시예의 SOI형 반도체장치(1000)가 얻어진다.
본 실시예의 제조방법에 의하면, SOI기판(50)의 반도체층(3) 표면 일부에 선택적으로 게터링층(9)을 형성한 후, 반도체층(3)에 분리영역(4)을 형성하기 전에 웰을 형성하기 위한 열처리를 함과 동시에 게터링을 실시한다. 이어서 반도체층(3) 중 게터링층(9) 이 형성되지 않고, 또 분리영역(4)에 의해 둘러싸인 소자형성영역(70) 내에 능동형 반도체소자(60)를 형성하므로, 반도체소자의 접합리크 방지나 게이트산화막의 내압저하 방지를 도모할 수 있음과 동시에, 소형 SOI형 반도체장치(1000)를 제조할 수 있다.
또한 처음의 확산공정에서 게터링층(9)을 형성하기 때문에, 이 때 반도체층(3) 표면에 생기는 단차를, 그 후의 확산공정에서 사용하는 마스크의 위치조정을 위한 기준마크로 할 수 있다. 같은 마스크 건판 상에 기준마크용과 게터링층용 패턴을 형성할 수 있어, 기준마크 전용 마스크 건판을 사용할 필요가 없으므 로 제조공정을 간략화 할 수 있다는 이점도 얻을 수 있다.
다음, 도 7 및 도 8을 참조하면서 본 실시예의 SOI형 반도체장치(1000)의 다른 제조방법을 설명한다. 도 7의 (a)에서 도 8의 (c)는 본 실시예의 당해 다른 제조방법을 설명하기 위한 공정단면도이다. 이 제조방법에서는 게터링층(9) 형성과, 웰(7, 8) 형성을 동일 공정에서 실행하는 점이 특징이다. 이로써 제조공정의 간략화를 도모할 수 있다. 또 이온주입의 조건 등은 상술한 제조방법과 실질적으로 동일하다.
우선 도 7의 (a)에 나타내는 바와 같이 SOI기판(50)을 준비한다. SOI기판(50)의 형성방법은 도 3의 (a)에서 설명한 바와 같다.
다음으로 도 7의 (b)에 나타낸 바와 같이 중금속 게터링층으로서의 n+형 게터링층(9)을 형성할 영역에, 레지스트 마스크(25)를 이용하여 인 이온을 주입한다. 이어서 도 7의 (c)에 나타낸 바와 같이, P채널 MOS트랜지스터의 N웰로서의 n형 반도체층(7)을 형성하기 위해 레지스트 마스크(26)를 이용하여 인을 이온 주입한다. 그 후 도 7의 (d)에 나타낸 바와 같이 레지스트 마스크(26)를 제거한 후, N채널 MOS트랜지스터의 P웰로서의 p형 반도체층(7)을 형성하기 위해 레지스트 마스크(27)를 이용하여 붕소를 이온 주입한다.
다음에, 도 8의 (a)에 나타낸 바와 같이 레지스트 마스크를 제거한 후, 드라이브인 열처리를 일괄 실시하면, 도 8의 (b)에 나타낸 바와 같이 n+형 게터링층(9)과 n형 반도체층(7)과 p형 반도체층(8)이 동시에 형성된다. 이 열처리는 예를 들 어, 질소분위기 중에서 1150℃, 100분 열처리이다. 이 열처리로써, 중금속은 SOI활성층(3) 내를 이동하고, 게터링 기능을 갖는 게터링층(9)에 도달하면 포획된다.
다음, 도 8의 (c)에 나타낸 바와 같이 P채널 MOS트랜지스터와 N채널 MOS트랜지스터를 분리하기 위해, LOCOS산화막(22)을 형성한다. LOCOS산화막(22)의 형성은 도 4의 (b)에서 설명한 바와 마찬가지이다. 즉 질화실리콘을 형성한 후, 레지스트 마스크를 이용하여 질화실리콘을 국소적으로 에칭하고, 레지스트 마스크를 제거한 후 열산화에 의해 LOCOS산화막(22)을 형성하고, 그 후 질화실리콘을 제거한다. 그 이후의 공정은 상술한 제조방법과 마찬가지이므로 생략한다.
이 제조방법에 의하면 게터링층(9)과 웰층(7, 8)을 동시에 형성할 수 있어 공정을 단축할 수 있다. 상술한 제조방법에서는 웰층(7, 8)보다 먼저 게터링층(9)을 형성하지만, 이 제조방법에서는 게터링층(9)과 웰층(7, 8)을 동시에 형성하므로, 양자의 깊이는 실질적으로 같은 정도이다.
여기서 이 수법에서는, 게터링층(9)과 웰층(7, 8)을 형성하는 이온주입이 모두 완료된 후에 동시에 열처리를 하므로, 이들 이온주입의 순서는 어떤 순서라도 된다.
(제 2 실시예)
다음에 도 9에서 도 17을 참조하면서, 본 발명에 의한 제 2 실시예에 관한 SOI형 반도체장치를 설명한다.
본 실시예의 SOI형 반도체장치는 도 18에 나타낸 구성과 달리, 각 소자형성영역(70) 내 마다 게터링층(9)을 형성할 필요가 없으므로 설계 자유도가 대폭 향상 된다. 즉 게터링효과를 얻는다는 점에서는, 모든 능동형 반도체소자(60)는 게터링층(9)으로부터 소정의 거리 이내(예를 들어 1.5mm 이내)에 배치된 조건을 만족시키면 되므로, 설계 자유도가 높아지게 된다. 이와 더불어 SOI형 반도체장치를 형성하는 단계에서, 데드스페이스가 될 개소에, 예를 들어 다른 부재가 위치한 영역의 하층에 해당하는 n-형 반도체층에 게터링층(9)을 형성하는 것도 가능해진다. 또 전원라인(전원배선 및/또는 접지배선)이 형성되는 영역은, 비교적 커다란 면적을 필요로 하는 경우가 많으므로, 전원라인 주위에 데드스페이스(공(空) 영역)가 생겨버리는 경우가 많으며, 따라서 이 공 영역에 게터링층(9)을 형성하는 것도 가능하다. 또한 저항소자가 배열되는 영역 중의, 저항소자가 형성되지 않은 부분도 데드스페이스(공 영역)로 되므로, 여기에 게터링층(9)을 형성할 수도 있다.
상기와 같은 공 영역에 게터링층(9)을 형성할 경우 데드스페이스를 유효 활용함으로써, 게터링층(9)만으로 점유될 면적의 확장을 막을 수 있어 더욱 소형화를 도모할 수 있다. 바꾸어 말하면 각 소자형성영역(70) 내마다 적어도 1 개의 게터링층(9)을 형성하지 않는 것만으로도 칩 면적의 축소를 도모할 수 있는데, 다른 부재가 위치하는 영역에 중복시켜 게터링층(9)을 형성함으로써, 더 한층 칩 면적의 축소를 실행할 수 있다. 즉 본 발명은 반도체칩 배치를 포함해 고려할 경우, 더욱 효과를 발휘하는 것이 된다. 이하 본 발명의 제 2 실시예의 SOI형 반도체장치를 상술하기로 한다.
<제 1 구성>
도 9의 (a)는 본 실시예에 관한 SOI형 반도체장치의 제 1 구성을 모식적으로 나타낸 평면도이며, 도 10은 도 9 중의 A-A'선에서의 단면구성을 모식적으로 나타낸 도이다.
도 9의 (a) 및 도 10에 나타낸 SOI형 반도체장치(1100)는 반도체칩의 구성을 갖는다. 반도체칩인 SOI형 반도체장치(1100)의 주변영역에는 저전위 쪽 전원배선인 접지배선(33)이 형성되며, 또 접지배선(33) 밑에 게터링층(9)이 형성된다. 이 SOI형 반도체장치(1100)에서는 칩 내의 접지전위를 안정시키기 위해 칩 주변에 접지배선(33)(도 9의 (a) 중의 해칭 부분)을 형성한다. 그리고 칩 주변의 접지배선(33) 아래에 게터링층(9)이 형성된다. 또 도 9에서는 반도체 웨이퍼 상태일 때, 각 반도체칩 영역의 주변에 위치하고, 절단여유분이 될 스크라이브 레인(또는 스크라이브 레인의 일부)(31)도 나타낸다. 여기서 스크라이브 레인(31)은 접지배선(33)보다 더 바깥둘레에 위치한다.
도 9의 (a)에 나타낸 바와 같이 이 구성에서는, 접지배선(33) 안쪽둘레에 복수의 본딩패드(32)가 형성되며, 그 안쪽에는 회로블록(34)이 위치한다. 회로블록(34)은 예를 들어 도 1에 나타내는 바와 같은 CMOS트랜지스터(60) 등의 복수 반도체소자를 포함하는 회로망으로 구성된다.
칩 주변의 접지배선(33) 아래에 게터링층(9)을 형성한 경우라도, 작은 반도체칩일 때는 중금속이 열처리에 의해 확산되는 거리에 게터링층(9)을 배치할 수 있으므로, 게터링층(9)에 의해 충분히 중금속을 게터링 할 수 있다. 또 접지배선(33) 아래에 형성하므로 게터링층(9)이 없는 경우와 동일 칩 면적으로, 접합리크나 게이 트산화막의 내압 저하를 방지한 SOI형 반도체장치(1100)를 실현할 수 있다. 또 상술한 구성에서는 저전위 쪽 전원배선인 접지배선(33)을 칩 주변에 형성한 예로 설명했지만, 접지배선(33) 대신에 고전위 쪽 전원배선(Vcc배선)을 형성하고 그 밑에 게터링층(9)을 형성해도 상관없다.
또 도 10에 나타낸 바와 같이, 게터링층(9)과 접지배선(33)을 전기적으로 접속시키도록 하는 것도 가능하다. 바꾸어 말하면 접지배선(33) 밑에 형성된 게터링층(9)에 콘택트를 형성해도 된다. 이와 같이 하면 게터링층(9)에 의해 칩의 접지전위를 안정시킬 수 있다는 이점을 얻을 수 있다. 또한 양자를 접촉시키지 않고 단순히 접지배선(33) 밑에 게터링층(9)을 형성하는 것만으로도 물론 본 실시예의 효과는 얻어진다.
접지배선(33)은 도 9의 (b)에 나타낸 바와 같이 반도체칩 주변영역에 배열된 복수의 본딩패드(32) 안쪽(예를 들어 본딩패드(32)와 회로블록(34)의 공 영역)에 배치시키는 것도 가능하며, 이 경우에는 접지배선(33) 밑에 게터링층(9)을 배치시키면 된다. 또 도 9의 (a)에 나타낸 바와 같이 본딩패드(32) 바깥쪽에 접지배선(33)을 형성한 경우라도, 주변영역에 배열된 복수의 본딩패드(32) 안쪽(예를 들어 본딩패드(32)와 회로블록(34)의 공 영역)에 게터링층(9)을 배치시키는 것도 가능하다. 본딩패드(32) 안쪽에 게터링층(9)을 배치시킨 경우에는, 게터링층(9)과 회로블록(34)에 위치하는 영역이 가까워지므로, 중금속의 열 확산 문제를 고려하면 회로블록(34)에 위치하는 영역 내의 중금속을 보다 효율적으로 제거하기가 가능해진다.
여기서 게터링층(9)은, 도 9의 (a) 및 (b)에 나타낸 바와 같이 연속적으로 형성해도 되며, 도 9의 (c)에 나타낸 바와 같이 이산적으로 형성해도 된다. 도 9의 (c)에서는 장방형의 영역(9a)을 배열시켜, 도 9의 (a) 및 (b)에 나타낸 레벨의 게터링층(9)을 구축시킨다. 소 영역(9a)의 게터링층을 형성하는 장점은, 데드스페이스에 배열시키는 데 있어서 설계나 편집이 용이해질 수 있기 때문이다. 소 영역(9a)은 동일형상의 것을 등 간격으로 배열시켜도 되고, 임의의 형상의 것을 임의의 간격으로 배열시켜도 된다. 게터링층(9)을 이산적으로 형성하는 구성은, 후술하는 실시예에도 적용할 수 있다.
<제 2 구성>
도 11은 본 실시예에 관한 SOI형 반도체장치의 제 2 구성을 모식적으로 나타내는 평면도이다. 상기 제 1 구성에서는 저전위 쪽 전원배선(접지배선)(33) 밑에 게터링층(9)을 형성하지만, 본 구성에서는 스크라이브 레인 영역(도 9 중의 부호 31에 상당하는 개소)에 게터링층(9)을 형성한다. 이하 상세히 설명한다.
도 11에 나타낸 SOI형 반도체장치(1200)는 웨이퍼 상태의 구성을 가지며, 스크라이브 레인 영역(31)을 따라 절단되면 반도체칩이 될 반도체칩 영역(1200-1)을 복수 포함하는 웨이퍼(1200)이다.
스크라이브 레인 영역(31)은, 반도체칩 영역(1200-1)의 주변부에 형성된 저전위 쪽 전원배선(33)보다 바깥쪽에 위치하며, 서로 인접한 반도체칩 영역(1200-1)의 경계부분에 위치하고, 웨이퍼(1200) 상태에서 모든 확산을 완료한 후, 다이아몬드 절단기(도시 생략) 등으로 절단되는 절단 여유분의 개소이다. 이 스크라이브 레 인 영역(31)은, 그 대부분이 다이아몬드 절단기로 절단될 때 결락되어, 반도체칩 상태에서는 일부분만이 남는다. 따라서 회로구성에 사용되는 반도체소자나 배선 등이 형성되는 일은 없으며, 웨이퍼(1200) 상태에서는 일종의 데드스페이스가 되는 개소이기도 하다. 스크라이브 레인 영역(31)은 그 폭이 반도체칩 영역(1200-1)의 1 개당 약 30㎛ 폭이며, 인접한 반도체칩 영역의 폭도 포함하여 약 60㎛ 폭이다.
그리고 도 11에 나타낸 SOI형 반도체장치에서는 그 웨이퍼(1200)의 스크라이브 레인 영역(31)에 위치하는 반도체층에 게터링층(9)을 형성한다. 게터링층(9)은 스크라이브 레인 영역(31) 전역에 형성하는 것이 이상적이지만, 스크라이브 레인 영역(31)에 형성한 게터링층(9) 일부가 결락돼도 상관없다.
상기 제 1 구성과 마찬가지로, 게터링층(9)을 스크라이브 레인 영역(31)에 형성해도 중금속을 게터링할 수 있어, 접합리크나 게이트산화막의 내압저하를 방지한 소형 SOI형 반도체장치를 실현할 수 있다. 절단여유분인 스크라이브 레인(31)에는 회로구성을 행하기 위한 반도체소자를 형성하지 않으므로, 게터링층(9)을 형성하는 것으로 칩 면적이 증대되지는 않는다. 또 게터링층(9)은 디바이스 완성 후는 특별히 필요하지 않으므로 웨이퍼로부터 칩으로의 절단 시 삭제되어도 문제는 없다.
여기서 게터링층(9) 일부가 결락되어도, 스크라이브 레인 영역(31)의 대부분에 형성된다면 거의 동등한 효과가 있다. 따라서 스크라이브 레인 영역(31)의 게터링층(9) 결락부분에, 프로세스 모니터링용 반도체소자(도시 생략)나, 마스크를 위치조정 하기 위한 조정마크(도시 생략) 등을 형성해도 된다. 만일 이와 같이 구성 하면 웨이퍼(1200) 상태에서 프로세스 모니터링용 반도체소자의 전기적 특성을 측정하여, 회로구성에 이용된 반도체소자의 전기적 특성을 간접적으로 확인할 수 있다. 또 조정마크는 모든 확산공정을 완료하면 불필요해지므로, 스크라이브 레인 영역(31)에 배치해도 문제가 되지 않는다. 그리고 이 조정마크를 스크라이브 레인 영역(31) 내에 형성한 경우는 그 이외의 영역에 형성한 경우에 비해 반도체칩 영역의 크기를 작게 할 수 있다.
<제 3 구성>
도 12는, 본 실시예에 관한 SOI형 반도체장치의 제 3 구성을 모식적으로 나타내는 평면도이다. 본 구성에서는 본딩패드(32) 밑에 게터링층(9)을 형성하며, 이 점이 상술한 구성과 다르다.
상세히 설명하자면, 도 12에 나타낸 SOI형 반도체장치(1300)는 반도체칩의 구성이며, 또 반도체칩(1300)에는 그 주변을 따라 복수의 본딩패드(32)가 배열된다.
본딩패드(32)는 내부배선에서 사용되는 금속과 동일한 것으로 구성되며, SOI기판의 SOI활성층 상에 형성된 절연막 그 위에 형성된다. 본딩패드(32)에는 반도체칩(1300) 내에 집적화된 회로의 입력 또는 출력이 배선(도시 생략)에 의해 접속된다. 그리고 후 공정인 와이어본딩 공정에서는, 리드프레임(도시 생략)과의 접속을 실시하기 위해 금선이 본딩된다. 이 와이어본딩 공정에서는 열 증착법이나 초음파 압착법이 이용되며, 본딩패드(32) 바로 아래의 반도체층에 스트레스가 가해진다. 이 스트레스에 기인하여 리크 불량이 될 가능성이 있으므로, 통상 본딩패드(32) 바 로 아래의 반도체층에는 반도체소자를 형성하지 않는 점에서, 바로 아래 반도체층은 데드스페이스가 된다. 또 바로 아래가 아닌 그 주변부도 데드스페이스가 된다. 이 부분도 데드스페이스가 되는 것은, 와이어본딩 공정의 기계 정밀도 문제이며, 보다 상술하자면 본딩패드(32) 중심을 겨냥하고 본딩을 해도 본딩위치가 패드(32)에서 벗어나는 경우가 있으며, 이를 고려하여 패드(32) 주변부(예를 들어 패드 외연으로부터 30㎛ 이내)를 데드스페이스로 한다.
그리고 이 구성에서는 반도체칩(1300) 주변을 따라 배열된 복수의 본딩패드(32) 바로 밑 또는 그 주변부 반도체층에 게터링층(9)을 형성한다. 이와 같이 구성하면 원래 데드스페이스였던 본딩패드(32) 바로 밑 또는 그 주변부에 게터링층(9)을 형성해도, 칩 면적을 증대시키는 요인으로는 되지 않아 상기 제 1 구성과 마찬가지로 게터링 효과를 얻을 수 있어, 접합리크나 게이트산화막의 내압저하를 방지한 소형 SOI형 반도체장치를 실현할 수 있다.
<제 4 구성>
도 13은 본 실시예에 관한 SOI형 반도체장치의 제 4 구성을 모식적으로 나타내는 평면도이다. 본 구성에서는 회로블록 각각의 주변에 게터링층(9)이 형성되며, 이 점이 상술한 구성과 다르다.
구체적으로 설명하면, 도 13에 나타낸 SOI형 반도체장치(1400)는 복수의 회로블록(34)을 가지며, 각 회로블록(34)은 1 변의 길이가 3mm 이하의 크기가 되도록 설계된다. 이와 같이 설계한 상태에서 회로블록(34)마다 주변에 게터링층(9)을 형성하면, 게터링층(9)을 모든 반도체소자로부터 1.5mm 이내의 영역에 형성하는 것이 가능하다. 따라서 큰 칩을 이용한 경우에도, 반도체소자 형성영역의 중금속을 효과적으로 게터링할 수 있게 된다. 또 반도체소자마다 게터링층을 형성하는 구성에 비해 월등히 칩 면적을 작게 할 수 있다.
본 구성은 SOI형 반도체장치가 출력트랜지스터나 대규모 논리회로를 가질 경우에 특히 적합하다. 그 이유는 그 출력트랜지스터 부분이나 대규모 논리회로 부분은 커지는 경우가 많으므로, 그 부분의 회로블록을 분할시켜 본 구성과 같이 하면, 게터링효과를 효과적으로 얻을 수 있음과 동시에 칩 면적을 작게 할 수 있기 때문이다. 당해 출력트랜지스터가 대전류 출력트랜지스터일 경우에는, 분할된 대전류 출력트랜지스터마다의 주변에 게터링층(9)을 형성하고, 또 분할된 복수의 대전류 출력트랜지스터를 병렬로 동작시키도록 하면 된다. 또 대규모 논리회로일 경우에는 분할된 대규모 논리회로마다 주변에 게터링층(9)을 형성하고, 또 분할된 복수의 대규모 논리회로를 서로 배선으로 접속시켜 동작시키도록 하면 된다.
<제 5 구성>
도 14는 본 실시예에 관한 SOI형 반도체장치의 제 5 구성을 모식적으로 나타낸 평면도이다. 도 15, 도 16, 및 도 17은 각각, 도 14 중의 A-A'선, B-B'선 및 C-C'선을 따른 단면도이다. 본 구성에서는 버스배선, 고전위 쪽 전원배선 및 저전위 쪽 전원배선의 적어도 1 개 밑에, 및/또는 수동형 반도체소자 밑에 게터링층(9)이 형성되며, 이 점이 상술의 구성과 다르다. 이하 보다 상술하기로 한다.
도 14에 나타낸 예에서 본 구성의 SOI형 반도체장치(1500)는, 버스배선(41), 고전위 쪽 전원배선(39), 저전위 쪽 전원배선(40), 및 수동형 반도체소자(예를 들 어 저항(42), 용량(43))를 구비한다.
또 고전위 쪽 전원배선(39) 및 저전위 쪽 전원배선(접지배선)(40)은, 반도체칩 내에 집적화된 각 회로로 전원공급을 하기 위한 전원배선이다. 이들 전원배선은 반도체칩(1500)의 SOI활성층을 피복하는 산화막 상에 형성되며, 또 반도체칩(1500) 주변을 따라 배열된 복수의 본딩패드(32) 중 Vdd용 본딩패드 및 GND용 본딩패드에 접속된다.
본 발명에서, 버스배선(41)은 제 1 층만, 또는 제 2 층만의 복수 배선이 밀집해 병렬로 묶어진 배선을 의미하며, 그 배선이 실시된 영역 바로 아래의 반도체층에는 반도체소자가 형성되지 않은 것으로 정의한다. 배선 개수로 말하면, 5 개 이상의 배선층을 밀집시켜 실시한 배선이 대상이 된다. 일반적으로 버스배선은 어느 회로블록으로부터 그 밖의 1 개 또는 복수의 회로블록으로 수많은 신호를 전달하기 위해, 그 신호에 맞춘 수의 배선을 묶어 배선될 수 있다. 특히 CMOS를 이용한 디지털회로에서는, 회로블록간에 복수의 신호를 상호 교신하기 위해 채용되는 경우가 많다. 그리고 버스배선영역에서의 배선은, 배선에 필요한 점유면적을 가능한 한 작게 하기 위해 배선 폭 및 배선간격을 최소허용크기로 배선하는 경우가 많다. 단 신호 파형의 만곡이나 크로스토크 등의 전기적 특성을 중시하는 경우에는, 반드시 최소크기의 배선을 취하지는 않는다.
버스배선 밑의 영역은, 거기에 반도체소자를 형성하면 그 반도체소자의 전극부가 배선의 장애가 되는 점에서 통상, 버스배선 밑의 영역에는 반도체소자를 형성하지 않기 때문에, 그 영역은 데드스페이스가 된다. 또 수동형 반도체소자의 일종 인 저항(42) 및 용량(43)은 각각, 다결정 실리콘저항 및 산화막용량이며, 반도체칩의 산화막 상에 형성되므로, 이들을 배치한 영역 바로 아래의 반도체층도 데드스페이스가 될 수 있다.
도 14에 나타낸 바와 같이 SOI형 반도체장치(1500)의 버스배선(41), 고전위 쪽 전원배선(39), 저전위 쪽 전원배선(40) 아래에는, 게터링층(9)이 형성된다. 여기서 이들 배선의 모든 아래에, 게터링층(9)을 형성하지 않아도, 어느 1 개의 배선 아래에 형성해도 상관없다. 버스배선(41)에 대한 게터링층(9)은 도 17에서 다시 나타내기로 한다.
또 도 15에 나타낸 바와 같이 게터링층(9)은 다결정 실리콘저항(42) 아래에 형성된다. 다결정 실리콘저항(42)은 LOCOS산화막(22) 상에 형성된 다결정 실리콘저항체(42-1)를 가지며, 다결정 실리콘저항체(42-1)에는 금속전극(42-2)이 접속된다. 다결정 실리콘저항(42)은 산화막(22) 상에 형성되므로, 이 아래에 위치하는 반도체층에 게터링층(9)을 형성해도 다결정 실리콘저항(42)의 특성에 영향을 미치지 않는다. 따라서 저항(42) 아래를, 게터링층(9) 형성영역으로 사용하는 것이 가능하며, 또 이 영역에 게터링층(9)을 형성함으로써 칩 면적의 증대를 방지할 수 있게 된다.
또한 도 16에 나타내는 바와 같이 게터링층(9)은 산화막용량(43) 아래에도 형성된다. 산화막용량(43)은 산화막(43')과, 하부전극이 될 다결정실리콘(45)과, 상부전극이 될 제 1 층의 알루미늄배선(46)으로 구성되며, LOCOS 산화막(22) 상에 형성된다. 즉 산화막(43')은, LOCOS 산화막(22) 상의 하부전극이 될 다결정실리콘(45) 상에 형성된다. 그리고 LOCOS 산화막(22) 아래에 게터링층(9)이 형성된다. 상술한 저항(42)과 마찬가지로 산화막용량(43)도 LOCOS 산화막(22) 상에 형성되므로, 산화막용량(43) 아래 영역에 게터링층(9)을 형성해도 산화막용량(43) 특성에 영향을 미치지 않는다. 따라서 이 영역을 게터링층 형성영역으로 이용하는 것이 가능하므로 칩 면적 증대의 방지가 가능해진다.
그리고 도 17에 나타내는 바와 같이 게터링층(9)은 버스배선(41) 아래에도 형성된다. 버스배선(41)은 복수의 제 1 층 배선(46)으로 이루어진다. 그리고 이들 배선(46)과 직교하는 방향의 좌우로 제 2 층 배선(47)을 인출시켜, 복수의 회로블록에 결선된다. 역으로 제 2 층 배선(47)으로 버스배선을 구성하고 제 1 층 배선으로 신호를 인출시켜도 상관없다. 여기서 도 17 중의 배선(46 및 47)은 알루미늄으로 된 배선이다.
도 15 및 도 16에선 나타낸 소자와 마찬가지로 버스배선(41)도 역시 산화막 상에 형성되므로, 버스배선(41) 아래 영역에 게터링층(9)을 형성해도 버스배선 특성에 영향을 미치지 않는다. 따라서 이 영역에 게터링층(9)을 형성할 수 있으므로 칩 면적의 증대가 방지 가능해진다.
도 14에서 도 16에 나타낸 바와 같이 본 구성에 의하면, 절연막 상에 형성된 수동소자, 배선 아래에 게터링층(9)을 형성하므로, 칩 면적을 증가시키지 않고 접합리크나 게이트산화막의 내압 저하를 억제한 SOI형 반도체장치(1500)를 실현하는 것이 가능해진다. 또 모든 배선 및 수동소자 아래에 게터링층(9)을 형성하지 않고 이들 일부에 게터링층(9)을 형성해도 된다.
여기서 본 실시예의 각 구성은 상호 조합시켜도 되며, 예를 들어 제 1 구성 과 제 2 또는 제 3 구성을 조합시켜도 된다. 또 상기 제 1 실시예의 구성 및 개변예는 제 2 실시예의 각 구성에 적용시킬 수 있는 것이다.
또 상술한 실시예에서는 고농도 불순물을 함유하는 반도체층으로 게터링층(9)을 구축했지만, 이에 한정되지 않고 반도체층 중의 중금속을 포획하는 영역이라면, 그 영역을 게터링층으로 할 수 있다. 예를 들어 게터링층은 반도체층 중의 중금속이 포획 가능한 격자결함을 갖는 손상층으로 구축하는 것도 가능하다. 이와 같은 손상층은, 반도체층(예를 들어 도 3의 (a) 중의 반도체층(3))에 산소, 탄소, 실리콘, 질소 등의 이온을 주입하여 형성할 수 있다. 즉 반도체층의 소정영역에의 이온주입에 의해 그 영역에 격자결함을 발생시키고, 그 격자결함을 갖는 손상층을, 중금속 포획을 위한 게터링층으로 이용할 수 있다.
이상 본 발명의 바람직한 예에 대하여 설명했지만, 이러한 기술(記述)은 한정사항이 아니며 물론 여러 가지 변형이 가능하다.
본 발명에 의하면, 능동형 반도체소자가 형성된 소자형성영역 이외의 반도체층 일부에 게터링층이 형성되며, 또 능동형 반도체소자가 형성된 소자형성영역 내에 게터링층은 형성되지 않으므로, 소형의 SOI형 반도체장치를 제공할 수 있다.

Claims (28)

  1. 절연막과, 상기 절연막 상에 형성된 반도체층을 포함하는 SOI기판과,
    상기 반도체층에 형성된 능동형 반도체소자를 적어도 구비한 SOI형 반도체장치이며,
    상기 능동형 반도체소자는 상기 반도체층을 섬 형상으로 분리하기 위한 분리영역으로 둘러싸여 이루어지는 소자형성영역 내에 형성되고,
    상기 능동형 반도체소자가 형성된 상기 소자형성영역 이외의 상기 반도체층 일부에는 고농도 불순물을 함유하는 게터링층이 형성되며, 또 상기 능동형 반도체소자가 형성된 상기 소자형성영역 내에는 상기 게터링층이 형성되지 않는 SOI형 반도체장치.
  2. 제 1 항에 있어서,
    상기 게터링층에서 상기 고농도 불순물의 표면농도는, 1 ×1018원자/㎤ 이상인 것을 특징으로 하는 SOI형 반도체장치.
  3. 제 1 항에 있어서,
    상기 반도체층에는 상기 능동형 반도체소자가 복수 형성되며,
    모든 상기 능동형 반도체소자는, 상기 게터링층으로부터 1.5mm 이내의 거리 에 위치하는 것을 특징으로 하는 SOI형 반도체장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 소자형성영역에는 N형 및 P형의 적어도 한쪽의 웰이 형성되며,
    상기 게터링층의 깊이는 상기 웰 깊이에 비해 실질적으로 동일 또는 깊은 것을 특징으로 하는 SOI형 반도체장치.
  5. 제 1 항에 있어서,
    1 개의 상기 소자형성영역에 복수의 상기 능동형 반도체소자가 형성되며,
    상기 소자형성영역을 포위한 상기 분리영역의 바깥쪽에 상기 게터링층이 형성되는 것을 특징으로 하는 SOI형 반도체장치.
  6. 제 5 항에 있어서,
    상기 게터링층은 상기 분리영역과 떨어져 배치되는 것을 특징으로 하는 SOI형 반도체장치.
  7. 제 1 항에 있어서,
    상기 SOI기판은 실리콘기판과, 상기 실리콘기판 상에 형성된 상기 절연막과, 상기 절연막 상에 형성된 SOI활성층으로 구성되며,
    상기 반도체층은 실리콘으로 이루어지는 SOI활성층이고,
    상기 SOI활성층은, 상기 능동형 반도체소자로서의 트랜지스터를 적어도 구비하며,
    상기 능동형 반도체소자가 형성되는 영역 내에는 상기 게터링층이 형성되지 않는 것을 특징으로 하는 SOI형 반도체장치.
  8. 제 1 항에 있어서,
    상기 SOI형 반도체장치는 반도체칩이며,
    상기 반도체칩의 주변영역에는, 저전위 쪽 전원배선 및 고전위 쪽 전원배선 중 적어도 1 개의 전원배선이 형성되고,
    상기 게터링층은 상기 전원배선 바로 밑에 위치하는 반도체층에 형성되는 것을 특징으로 하는 SOI형 반도체장치.
  9. 제 8 항에 있어서,
    상기 게터링층과 상기 전원배선이 전기적으로 접속되는 것을 특징으로 하는 SOI형 반도체장치.
  10. 제 1 항에 있어서,
    상기 SOI형 반도체장치는, 절단되면 반도체칩이 되는 반도체칩 영역을 복수 포함하는 웨이퍼형 구성을 가지며,
    상기 웨이퍼형 구성을 갖는 상기 SOI형 반도체장치는, 서로 인접하는 상기 반도체칩 영역의 경계부분을 스크라이브 레인으로 하고, 또 당해 스크라이브 레인 내의 상기 반도체층의 적어도 일부에 상기 게터링층을 갖는 것을 특징으로 하는 SOI형 반도체장치.
  11. 제 1 항에 있어서,
    상기 SOI형 반도체장치는 반도체칩이며,
    상기 반도체칩 주변을 따라 복수의 본딩패드가 구성되고,
    상기 복수 본딩패드의 적어도 1개의 바로 밑 또는 그 주변부에, 상기 게터링층이 형성되는 것을 특징으로 하는 SOI형 반도체장치.
  12. 제 11 항에 있어서,
    상기 게터링층은, 상기 적어도 1 개의 본딩패드 외연으로부터 30㎛ 이내의 영역(당해 본딩패드 내의 영역도 포함.) 바로 밑에 형성되는 것을 특징으로 하는 SOI형 반도체장치.
  13. 제 1 항에 있어서,
    상기 SOI형 반도체장치는 버스배선, 전원배선 및 접지배선의 적어도 1 개를 구비하며,
    상기 버스배선, 상기 전원배선 및 상기 접지배선의 적어도 1 개 밑에 상기 게터링층이 형성되는 것을 특징으로 하는 SOI형 반도체장치.
  14. 제 1 항에 있어서,
    상기 반도체층 상에는 절연막을 개재하고 수동형 반도체소자가 형성되며,
    상기 게터링층은 상기 수동형 반도체소자 아래에 위치하는 상기 반도체층에 형성되고,
    상기 수동형 반도체소자는 용량 및 다결정 실리콘저항의 적어도 1 개인 것을 특징으로 하는 SOI형 반도체장치.
  15. 제 1 항에 있어서,
    상기 SOI형 반도체장치는 복수의 회로블록을 구비하며,
    상기 복수의 회로블록 각각은 1 변의 길이가 3mm 이하의 크기를 갖고,
    상기 복수 회로블록 각각의 주변에 상기 게터링층이 형성되는 것을 특징으로 하는 SOI형 반도체장치.
  16. 제 1 항에 있어서,
    상기 SOI형 반도체장치는 출력 트랜지스터를 구비하며,
    상기 출력 트랜지스터는 1 변의 길이가 3mm 이하로 되도록 복수 블록으로 분리되고,
    상기 복수 블록 각각의 주위에 상기 게터링층이 형성되는 것을 특징으로 하는 SOI형 반도체장치.
  17. 제 1 항에 있어서,
    상기 SOI형 반도체장치는 대규모 논리회로를 구비하며,
    상기 대규모 논리회로는 1 변의 길이가 3mm 이하로 되도록 복수 블록으로 분할 배치되고,
    상기 복수 블록 각각의 주위에 상기 게터링층이 형성되는 것을 특징으로 하는 SOI형 반도체장치.
  18. 절연막과, 상기 절연막 상에 형성된 반도체층을 포함하는 SOI기판을 준비하는 공정과,
    상기 반도체층 표면 중 능동형 반도체소자가 형성되게 될 소자형성 예정영역을 제외한 부분에 선택적으로, 고농도 불순물을 함유하는 게터링층을 형성하는 공정과,
    상기 게터링층을 형성하는 공정 후 또는 당해 공정과 동일 공정에 있어서, 상기 반도체층에 함유된 중금속의 게터링을 촉진시키기 위한 열처리를 행하는 공정과,
    상기 열처리 후, 상기 소자형성 예정영역을 섬 형상으로 분리하도록 상기 반도체층에 분리영역을 형성하는 공정과,
    상기 분리영역으로 둘러싸인 상기 소자형성 예정영역 내에 능동형 반도체소자를 형성하는 공정을 포함하는 SOI형 반도체장치의 제조방법.
  19. 반도체로 구성된 SOI활성층을 포함하는 SOI기판을 준비하는 공정과,
    상기 SOI활성층 표면 중, 능동형 반도체소자가 형성되게 될 소자형성 예정영역을 제외한 부분에 선택적으로, 고농도 불순물을 함유하는 게터링층을 형성하는 공정과,
    상기 게터링층을 형성한 후, 상기 SOI활성층 표면의 상기 소자형성 예정영역에 웰 형성용 불순물을 도입하는 공정과,
    도입한 상기 불순물을 드라이브인(drive-in)하여 상기 소자형성 예정영역에 웰을 형성하기 위해 열처리하는 공정과,
    상기 열처리 후, 상기 소자형성 예정영역을 섬 형상으로 분리하도록 상기 SOI활성층에 분리영역을 형성하는 공정을 포함하는 SOI형 반도체장치의 제조방법.
  20. 반도체로 구성된 SOI활성층을 포함하는 SOI기판을 준비하는 공정과,
    상기 SOI활성층 표면 중 능동형 반도체소자가 형성되게 될 소자형성 예정영역을 제외한 부분에, 선택적으로 게터링층을 형성하기 위해 고농도 불순물을 도입하는 공정과,
    상기 SOI활성층 표면의 상기 소자형성 예정영역에 웰 형성용 불순물을 도입하는 공정과,
    도입한 상기 불순물을 드라이브인(drive-in)하여 상기 소자형성 예정영역에 웰을 형성함과 동시에, 게터링을 촉진시키기 위해 열처리하는 공정과,
    상기 열처리 후, 상기 소자형성 예정영역을 섬 형상으로 분리하도록 상기 SOI활성층에 분리영역을 형성하는 공정을 포함하는 SOI형 반도체장치의 제조방법.
  21. 절연막과, 상기 절연막 상에 형성된 반도체층을 포함하는 SOI기판을 준비하는 공정과,
    상기 반도체층 표면 중, 능동형 반도체소자가 형성되게 될 소자형성 예정영역을 제외한 부분에, 고농도 불순물을 함유하는 게터링층을 형성하는 공정과,
    상기 소자형성 예정영역에 웰 형성용 불순물을 선택적으로 도입한 후, 열처리함으로써 웰을 형성하는 공정과,
    상기 소자형성 예정영역 내에 상기 게터링층을 포함하지 않도록, 상기 반도체층의 상기 소자형성 예정영역을 둘러싸는 분리영역을 형성하는 공정과,
    상기 소자형성 예정영역에 능동형 반도체소자를 형성하는 공정을 포함하는 SOI형 반도체장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 게터링층을 형성하는 공정은,
    소정영역에 개구부를 갖는 산화막 마스크를 상기 반도체층 상에 형성하는 공정과,
    상기 산화막 마스크의 상기 개구부를 통해 상기 반도체층에 고농도 불순물을 도입하는 공정과,
    상기 고농도 불순물 도입 후에 상기 산화막 마스크를 에칭하는 공정을 포함하며,
    상기 게터링층을 형성하는 공정에서, 상기 반도체층의 상기 소정영역에 형성된 단차를, 이후 사용되는 마스크를 위치조정하기 위한 기준으로서 사용하는 SOI형 반도체장치의 제조방법.
  23. 제 18 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 게터링층의 상기 고농도 불순물의 표면농도는 1 ×1018원자/㎤ 이상인 것을 특징으로 하는 SOI형 반도체장치의 제조방법.
  24. 제 18 항 내지 제 22 항 중 어느 한 항에 있어서,
    준비되는 상기 SOI기판은 절단되면 반도체칩이 될 반도체칩 영역을 복수 포함하는 웨이퍼이며,
    상기 반도체칩 영역의 각각은, 접지배선이 형성될 영역, 버스배선이 형성될 영역, 전원배선이 형성될 영역, 본딩패드가 형성될 영역, 수동형 반도체소자가 형성될 영역으로 이루어지는 군에서 선택되는 적어도 1개의 영역과, 복수의 상기 소자형성 예정영역을 가지며,
    상기 적어도 1 개의 영역의 상기 반도체층에 상기 게터링층이 형성되는 것을 특징으로 하는 SOI형 반도체장치의 제조방법.
  25. 제 18 항 내지 제 22 항 중 어느 한 항에 있어서,
    준비되는 상기 SOI기판은, 절단되면 반도체칩이 될 반도체칩 영역을 복수 포함하는 웨이퍼이며,
    서로 인접하는 상기 반도체칩 영역의 경계부분을 스크라이브 레인으로서, 당해 스크라이브 레인 내의 상기 반도체층에 상기 게터링층을 형성하는 것을 특징으로 하는 SOI형 반도체장치의 제조방법.
  26. 제 18 항 내지 제 22 항 중 어느 한 항에 있어서,
    준비되는 상기 SOI기판은, 절단되면 반도체칩이 될 반도체칩 영역을 복수 포함하는 웨이퍼이며,
    상기 반도체칩 영역의 각각은 회로블록 형성영역을 복수 구비하고,
    상기 각 회로블록 형성영역은 1 변의 길이가 3mm 이하의 크기를 가지며, 당해 각 회로블록 형성영역 주위에 위치하는 상기 반도체층에 상기 게터링층이 형성되는 것을 특징으로 하는 SOI형 반도체장치의 제조방법.
  27. 절연막과, 상기 절연막 상에 형성된 반도체층을 포함하는 SOI기판과,
    상기 반도체층에 형성된 능동형 반도체소자를 적어도 구비한 SOI형 반도체장치이며,
    상기 능동형 반도체소자는, 상기 반도체층을 섬 형상으로 분리하기 위한 분 리영역으로 둘러싸여 이루어지는 소자형성영역 내에 형성되고,
    상기 능동형 반도체소자가 형성된 상기 소자형성영역 이외의 상기 반도체층 일부에는 상기 반도체층 중의 중금속을 포획하기 위한 게터링층이 형성되며, 또 상기 능동형 반도체소자가 형성된 상기 소자형성영역 내에는 상기 게터링층이 형성되지 않는 SOI형 반도체장치.
  28. 제 27 항에 있어서,
    상기 게터링층은, 상기 반도체층 중의 상기 중금속이 포획 가능한 격자결함을 갖는 손상층인 것을 특징으로 하는 SOI형 반도체장치.
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