JP4947890B2 - 半導体装置、ｓｒａｍおよび半導体装置の製造方法 - Google Patents

半導体装置、ｓｒａｍおよび半導体装置の製造方法 Download PDF

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Description

この発明は、半導体装置、ＳＲＡＭおよび半導体装置の製造方法に係る発明であり、特に、活性領域と当該活性領域と接続するコンタクト部を有する半導体装置、ＳＲＡＭおよび半導体装置の製造方法に関する。
ＳＯＩ基板にトランジスタを形成する技術は、以前より存在する（非特許文献１）。
非特許文献１の発明では、トランジスタを構成している活性領域は、部分分離絶縁膜で囲まれている。なお、活性領域上には、コンタクト部が接続される。
ところで、活性領域上にコンタクト部を接続する工程において、重ね合わせズレ等により、コンタクト部は、本来の活性領域の位置からズレて形成されることがある。
Ｙ．Ｈｉｒａｎｏ等著 「Ｂｕｌｋ−Ｌａｙｏｕ−Ｃｏｍｐａｔｉｂｌｅ ０．１８μｍ ＳＯＩ−ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ Ｕｓｉｎｇ Ｂｏｄｙ−Ｆｉｘｅｄ Ｐａｒｔｉａｌ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ（ＰＴＩ）」、１９９９ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ、１９９９年１０月、Ｐ１３１−１３２
半導体装置の微細化に伴い、活性領域の幅も縮小傾向にある。しかし、活性領域の幅が縮小されると、上記重ね合わせズレ等により、コンタクト部は、活性領域から踏み外して形成される可能性が高くなる。
もし、コンタクト部が活性領域から踏み外して形成されると、コンタクト部の一部は、ＳＯＩ層内のボディ部と接続されてしまう。これにより、コンタクト部とボディ部との間でリーク電流が発生してしまう。
当該リーク電流の発生を抑制するためには、コンタクト部を精度良く、狭い活性領域上にコンタクト部を配設する必要がある。このことは、半導体装置の製造の困難化の要因となっていた。
そこで、この発明は、狭い活性領域にコンタクト部を配設する工程を容易に行うことができる半導体装置、ＳＲＡＭおよび半導体装置の製造方法を提供することを目的とする。
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置は、半導体支持基板と埋め込み絶縁膜とＳＯＩ層とが、当該順に積層された構造を有するＳＯＩ基板と、前記ＳＯＩ層の表面内に形成される活性領域と、前記活性領域に接する一方の側において、前記ＳＯＩ層の表面から前記埋め込み絶縁膜にかけて形成される、第一の素子分離絶縁膜と、前記一方の側に対向する、前記活性領域の他方の側において、前記ＳＯＩ層の表面から、前記埋め込み絶縁膜に至らない所定の深さにかけて形成される、第二の素子分離絶縁膜と、平面視において、導電体の中心が前記活性領域の中心より前記第一の素子分離絶縁膜が存する側の前記活性領域上に配設される、前記導電体とを備え、前記導電体は、前記活性領域の上面部および前記一方の側の側面に、接続し、前記第一の素子分離絶縁膜上にかけて延在する。
また、本発明に係る請求項３に記載のＳＲＡＭは、半導体支持基板と埋め込み絶縁膜とＳＯＩ層とが、当該順に積層された構造を有するＳＯＩ基板と、前記ＳＯＩ層の表面内に形成される第一の活性領域を有する、前記ＳＯＩ層に形成されるアクセストランジスタと、前記第一の活性領域に接する一方の側において、前記ＳＯＩ層の表面から前記埋め込み絶縁膜にかけて形成される、第一の素子分離絶縁膜と、前記一方の側に対向する、前記第一の活性領域の他方の側において、前記ＳＯＩ層の表面から、前記埋め込み絶縁膜に至らない所定の深さにかけて形成される、第二の素子分離絶縁膜と、平面視において、前記第一の活性領域の中心より前記第一の素子分離絶縁膜が存する側の前記第一の活性領域上に導電体の中心が配設される第一の導電体とを備え、前記第一の導電体は、前記第一の活性領域の上面部および前記一方の側の側面に、接続し、前記第一の素子分離絶縁膜上にかけて延在する。
また、本発明に係る請求項１８に記載の半導体装置の製造方法は、（ａ）半導体支持基板と埋め込み絶縁膜とＳＯＩ層とが、当該順に積層された構造を有するＳＯＩ基板を用意する工程と、（ｂ）前記ＳＯＩ層の表面内に、活性領域を形成する工程と、（ｃ）前記活性領域の一方の側において、前記ＳＯＩ層の表面から前記埋め込み絶縁膜にかけて、第一の素子分離絶縁膜を形成する工程と、（ｄ）前記活性領域の一方の側に対向する、前記活性領域の他方の側において、前記ＳＯＩ層の表面から、前記埋め込み絶縁膜に至らない所定の深さにかけて、第二の素子分離絶縁膜を形成する工程と、（ｅ）平面視において、前記活性領域の中心より前記第一の素子分離絶縁膜が存する側の前記活性領域上に、導電体の中心が来るようにし、前記導電体は、前記活性領域の上面部および前記一方の側の側面に、接続し、前記第一の素子分離絶縁膜上にかけて延在するように、前記導電体を配設する工程とを、備えている。
本発明の請求項１，３に記載の半導体装置またはＳＲＡＭは、ＳＯＩ基板において、活性領域が完全分離絶縁膜（第一の素子分離絶縁膜）と部分分離絶縁膜（第二の部分素子分離絶縁膜）とに挟まれており、平面視において、導電体の中心が前記活性領域の中心より前記第一の素子分離絶縁膜が存する側の前記活性領域上に配設されているので、狭い活性領域上に導電体を配設し易くなる。つまり、導電体が第一の素子分離絶縁膜側にズレて配設されたとしても、ボディとの接触が起きない。また、導電体が第二の素子分離絶縁膜側にズレて配設されたとしても、活性領域上の第二の素子分離絶縁膜側のコンタクトマージンは広く取られているため、導電体が第二の素子分離絶縁膜内に配設されることもない。以上のように、多少の導電体の配設ズレを許容できるので、狭い活性領域上への導電体の配設がし易くなる。
本発明の請求項１８に記載の半導体装置の製造方法は、ＳＯＩ基板を用意する工程と、前記ＳＯＩ層の表面内に、活性領域を形成する工程と、前記活性領域の一方の側において、完全分離絶縁膜（第一の絶素子分離縁膜）を形成する工程と、前記活性領域の他方の側において、部分分離絶縁膜（第二の素子分離絶縁膜）を形成する工程と、平面視において、前記活性領域の中心より前記第一の素子分離絶縁膜が存する側の前記活性領域上に、導電体の中心が来るようにし、前記導電体は、前記活性領域の上面部および前記一方の側の側面に、接続し、前記第一の素子分離絶縁膜上にかけて延在するように、前記導電体を配設する工程とを、備えているので、導電部とボディ部とが接触しない半導体装置を容易に提供することができる。したがって、導電部とボディ部との間でのリーク電流が発生する不良品を減少させることができ、製造コストが削減できる。
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
＜実施の形態１＞
＜構造＞
図１は、本実施の形態１に係わる半導体装置（トランジスタ）の構成を示す平面図である。また、図２は、図１のＩＩ−ＩＩ断面の構成を示す断面図である。
図１，２に示すように、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板１０には、トランジスタが形成されている。ここで、ＳＯＩ基板１０は、半導体支持基板１、埋め込み絶縁膜２およびＳＯＩ層３とで構成されている。
具体的に、図２に示すように、半導体支持基板１上には、埋め込み絶縁膜２が形成されている。また、埋め込み絶縁膜２上には、ＳＯＩ層３が形成されている。
ＳＯＩ層３の表面内には、Ｎ＋型の活性領域３ａが形成されている。ここで、活性領域３ａは、図２に示すように、ＳＯＩ層３の表面から埋め込み絶縁膜２に至って形成されている。なお、活性領域の上面の一部は、コバルトシリサイド膜等のシリサイド膜３ａ１が形成されている。以下、シリサイド膜３ａ１も含めて活性領域３ａと称する（図１では、シリサイド膜３ａ１は省略している）。
また、ＳＯＩ層３には、図示されているトランジスタと他の半導体素子（図示せず）とを分離する、完全分離絶縁膜（第一の絶縁膜と把握できる）３ｂと部分分離絶縁膜（第二の絶縁膜と把握できる）３ｃとが形成されている。
完全分離絶縁膜３ｂは、図１，２に示すように、活性領域３ａの一方の側面に接して、形成されている。また、図２に示すように、完全分離絶縁膜３ｂは、ＳＯＩ層３の表面から埋め込み絶縁膜２にかけて形成されている。
また、部分分離絶縁膜３ｃは、図１，２に示すように、活性領域３ａの一方の側面に対向する、当該活性領域３ａの他方の側面の一部と接して、形成されている。また、図２に示すように、部分分離絶縁膜３ｃは、ＳＯＩ層３の表面から所定の深さ（埋め込み絶縁膜２に至らない深さ）にかけて形成されている。
なお、図２に示すように、部分分離絶縁膜３ｃの下面と埋め込み絶縁膜２の上面との間には、Ｐ型のボディ領域３ｄが形成されている。ここで、動作時において、ボディ領域３ｄは、所定の電位に電位固定される。
また、図１，２に示すように、コンタクト部４は、活性領域３ａの上面と接続している。ここで、コンタクト部４は、活性領域の中心（図面の点線Ｃ）より、完全分離絶縁膜３ｂ側に配設されている。
さらに、図１に示すように、ＳＯＩ層３上には、ゲート電極５が配設されている。そして、ゲート電極５と活性領域３ａとでトランジスタが形成される。
本実施の形態に係わる半導体装置は、上記のように構成されているので、以下に示す効果を有する。まず、効果を説明する前に、以下の構造を備える半導体装置（トランジスタ）が有していた問題について述べる。
図３は、問題を有する半導体装置（トランジスタ）の構成を示す平面図である。また、図４は、図３のＩＶ−ＩＶ断面の構成を示す断面図である。
図３，４に示すように、ＳＯＩ層３内において、活性領域３ａの両側には、部分分離絶縁膜３ｃが形成されている。そして、各部分分離絶縁膜３ｃの下面と埋め込み絶縁膜２の上面との間には、図４に示すように、ボディ領域３ｄが各々形成されている。
また、コンタクト部４は、活性領域３ａ上に接続されている。ここで、コンタクト部４の中心が、活性領域３ａの中心（図中の点線Ｃ）と一致するように、半導体装置の設計はなされている。
しかし、実際コンタクト部４を配設する際には、重ね合わせズレ等により、コンタクト部４は、活性領域３ａの中心からズレて形成されてしまう可能性がある。活性領域３ａの幅がコンタクト部４の径と比較して十分に大きな場合には、多少配設ズレが生じてもコンタクト部４は、必ず活性領域３ａ上に配設される。
ところが、活性領域３ａの幅（ｂ）がコンタクト部４の径（ａ）の２倍以下の（ｂ≦２ａ）場合において、コンタクトの配設時に重ね合わせ等のズレが発生したとする。すると、図５に示すように、コンタクト部４が活性領域３ａから踏み外して形成されてしまう。そして、当該コンタクト部４は、部分分離絶縁膜３ｃを貫通して、ボディ領域３ｄと接続する。
このように、コンタクト部４がボディ領域３ｄと接続してしまうと、コンタクト部４とボディ領域３ｄとの間のリーク電流が生じてしまう。これを防止するためには、コンタクト部４を狭い活性領域３ａ上にのみ配設する必要がある。当該製造工程は、極めて困難なものである。
しかし、本実施の形態に係わる半導体装置を適用することにより、狭い活性領域３ａへのコンタクト部４への配設を容易に行うことができる。
つまり、コンタクト部４の活性領域３ａ上への配設に際して、コンタクト部４を、活性領域３ａの中心より完全分離絶縁膜３ｂ側にズレた、活性領域３ａ上の位置を目掛けて配設する。
すると、活性領域３ａ上において、部分分離絶縁膜３ｃ側には、大きなコンタクトマージンを取ることができる。また、図６，７に示すように、重ね合わせズレ等により、コンタクト部４が活性領域３ａから、完全分離絶縁膜側に踏み外して形成されたとする。
しかし、当該踏み外した方向には、完全分離絶縁膜３ｂが形成されているだけなので、コンタクト部４とボディ部３ｄとが接続することはない。
ここで、図６は、コンタクト部４が活性領域から踏み外した様子を示す平面図であり、図７は、図６のＶＩＩ−ＶＩＩ断面を示す断面図である。
以上のように、本実施の形態に係わる半導体装置の構造を採用することにより、コンタクト部４の配設精度を厳格に制御する必要はなくなり、コンタクト部４の配設工程は容易なものとなる。
特に、上記ｂ≦２ａの関係が成立する場合には、本発明は有効である。
なお、本実施の形態では、図２に示した構造だけでなく、当初より図６，７に示すような構成を採ることを目的としても良い。
図６，７に示すように、コンタクト部４が活性領域３ａから完全分離絶縁膜側に踏み外す構造を採用した場合においても、上記と同様に、コンタクト部４の配設工程が容易になることは、言うまでもない。
なぜなら、上記同様、活性領域３ａ上において、部分分離絶縁膜３ｃ側には大きなコンタクトマージンを取ることができるからであり、また、重ね合わせズレにより、コンタクト部４が図６，７に示す位置より、さらに完全分離絶縁膜３ｂ側にズレて配設されたとしても、コンタクト部４がボディ部３ｄと接続することはないからである。
また、図１に示した構造から明らかなように、ゲート電極５と接続されるコンタクト部４ｇが部分分離絶縁膜３ｃ側に配設されたとする。すると、コンタクト部４は、当該コンタクト部４ｇから離れて配設されることとなる。したがって、コンタクト部４とコンタクト部４ｇとの間で生じる寄生容量を低減することができる。
＜製造方法＞
次に、図１，２または図６，７に示した半導体装置（トランジスタ）の製造方法について説明する。
まず、図８に示すように、シリコン等からなる半導体支持基板１上に埋め込み絶縁膜２を堆積し、埋め込み絶縁膜２上にＳＯＩ層３を堆積することにより、ＳＯＩ基板１０を用意する。
当該ＳＯＩ基板１０は、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法によって、形成される。また、ＳＯＩ基板１０は、ウエハ貼り合わせ法によっても形成される。
次に、図９に示すように、ＣＶＤ法により、ＳＯＩ層３上にの酸化膜ＯＸ１１を形成する。また、形成される酸化膜ＯＸ１１の膜厚は、５〜５０ｎｍ程度である。
次に、図９に示すように、ＣＶＤ法により、酸化膜ＯＸ１１上にポリシリコン層ＰＳ１１を形成する。ここで、当該ポリシリコン層ＰＳ１１の厚さは、１０〜１００ｎｍ程度である。
次に、図９に示すように、ＣＶＤ法により、ポリシリコン層ＰＳ１１上に窒化膜ＳＮ１１を形成する。また、窒化膜ＳＮ１１の膜厚は、５０〜２００ｎｍ程度である。
続いて、パターニングにより、窒化膜ＳＮ１１上にレジストマスクＲＭ１１を形成する（図９）。レジストマスクＲＭ１１は、部分分離絶縁膜３ｃおよび完全分離絶縁膜３ｂ（図１，２または図６，７）の配設位置に対応した部分が、開口部ＲＭ１１ａ，ＲＭ１１ｂとなったパターンを有している。
次に、レジストマスクＲＭ１１の開口パターンに合わせて、窒化膜ＳＮ１１をエッチングする。その後、レジストマスクＲＭ１１および窒化膜ＳＮ１１をエッチングマスクとして使用して、ドライエッチング処理を施す。これにより、ポリシリコン層ＰＳ１１、酸化膜ＯＸ１１およびＳＯＩ層３の一部を選択的に除去する。
以上により、図１０に示すように、部分分離絶縁膜３ｃおよび完全分離絶縁膜３ｂの形成位置に対応させて、トレンチＴＲ１およびＴＲ２が形成される。なお、図１０では、レジストマスクＲＭ１１は、除去されている。
また、ＳＯＩ層３のエッチングにおいては、ＳＯＩ層３を貫通しないようにすることが必要である。次に、窒化膜ＳＮ１１をマスクとして使用し、露出したＳＯＩ層３の表面を熱酸化する。これにより、露出したＳＯＩ層３の表面に酸化膜ＯＸ１２を形成する。
次に、図１１に示すように、パターニングにより、レジストマスクＲＭ１２を形成する。レジストマスクＲＭ１２は、トレンチＴＲ２の部分だけが開口部となるようなパターンを有している。
次に、レジストマスクＲＭ１２の開口パターンに合わせて、トレンチＴＲ２をさらにエッチングする。これにより、図１２に示すように、トレンチＴＲ２の底部から埋め込み酸化膜２を露出させる（トレンチＴＲ２１を形成する）。なお、図１２では、レジストマスクＲＭ１２は、除去されている。
次に、図１３に示すように、ＣＶＤ法により、ＳＯＩ基板１０全域に渡って酸化膜ＯＸ１３を形成する。当該酸化膜ＯＸ１３の膜厚は、３００〜６００ｎｍ程度である。また、酸化膜ＯＸ１３は、トレンチＴＲ１およびＴＲ２１内に完全に埋め込まれる。なお、図面の簡略化のために、酸化膜ＯＸ１２の図示は省略している。
次に、図１３に示したＳＯＩ基板１０に対して、リソグラフィ工程、エッチング工程、ＣＭＰ等を施す。これにより、図１４に示すように、完全分離絶縁膜３ｂと部分分離絶縁膜３ｃとが形成される。
次に、図１５に示すように、窒化膜ＳＮ１１およびポリシリコン層ＰＳ１１を、ウエットエッチングまたはドライエッチングにより除去する。
次に、所定の領域に対してボロン等の不純物イオンを注入することにより、図１６に示すように、ＳＯＩ層３の所定の領域にＰ型のボディ領域３ｄを形成する。さらに、酸化膜ＯＸ１１を除去した後、ゲート電極（ゲート絶縁膜も含む。これらは、図示せず。）を形成する。その後、当該ゲート電極をマスクとして使用して、リン等の不純物イオンを注入する。
以上までの工程により、図１６に示すように、ＳＯＩ層３内に、Ｐ型のボディ領域３ｄとＮ＋型の活性領域３ａとが形成される。
次に、活性領域３ａの上面に対してシリサイド化処理を施す。これにより、活性領域３ａの表面内には、コバルトシリサイド膜等のシリサイド膜３ａ１が形成される。
その後、図１７または図１８に示すように、ＣＶＤ法等により、ＳＯＩ層３上に層間絶縁膜２０を形成する。そして、層間絶縁膜２０に対してリソグラフィ工程を施すことにより、コンタクトホール２０ａを形成する。
ここで、コンタクトホール２０ａの径の中心が、活性領域３ａの中心Ｃよりも完全分離絶縁膜３ｂ側に位置するように、当該コンタクトホール２０ａは形成される。なお、図１８では、コンタクトホール２０ａが活性領域３ａから踏み外して形成されており、完全分離絶縁膜３ｂの一部がオーバーエッチングされている。
最後に、図１７または図１８に示したコンタクトホール２０ａに対して、導電体を充填する。これにより、図１，２または図６，７に示した半導体装置が完成する。ここで、図２，７においては、層間絶縁膜２０は省略している。
以上により、本実施の形態に係わる半導体装置の製造方法では、ＳＯＩ層３の表面内に形成された活性領域３ａを挟んで、一方側に完全分離絶縁膜３ｂを形成し、他方側に部分分離絶縁膜３ｃを形成している。さらに、コンタクトホール２０ａの径の中心が活性領域３ａの中心Ｃから完全分離絶縁膜３ｂ側にズレるように、意図的に、コンタクトホール２０ａを層間絶縁膜２０に対して形成している。
これにより、活性領域３ａの部分分離絶縁膜３ｃ側には、コンタクトホール２０ａの形成マージンを大きく取ることができる。したがって、コンタクトホール２０ａの形成の際に、重ね合わせズレ等が生じたとしても、コンタクトホール２０ａが部分分離絶縁膜３ｃ側に形成されることを防止することができる。
よって、当該コンタクトホール２０ａ内に形成されるコンタクト部４とボディ領域３ｄとの接続を防止することができ、コンタクト部４とボディ領域３ｄとの間でリーク電流が生じることもなくなる。
＜実施の形態２＞
本実施の形態は、実施の形態１に係わる半導体等装置（トランジスタ）を、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に適用した場合のものである。
図１９は、実施の形態１に係わるトランジスタを適用したＳＲＡＭの平面構造を示す図である。図２０は、図１９のＳＲＡＭの等価回路を示す回路図である。なお、図１９のＶ−Ｖ断面の断面構造は、図７に示した通りである。
図１９，２０に示すように、ＳＲＡＭは、アクセストランジスタＴｒ１，Ｔｒ２と、ロードトランジスタＴｒ３，Ｔｒ４と、ドライバトランジスタＴｒ５，Ｔｒ６とで構成されている。
ここで、アクセストランジスタＴｒ１，Ｔｒ２およびドライバトランジスタＴｒ５，Ｔｒ６は、ＮＭＯＳトランジスタであり、ロードトランジスタＴｒ３，Ｔｒ４は、ＰＭＯＳトランジスタである。
図１９に示すように、ＳＯＩ層３の所定の領域内に形成されるＳＲＡＭは、完全分離絶縁膜３ｂと部分分離絶縁膜３ｃとを有している。具体的に、各活性領域３ａの一方側には、完全分離絶縁膜３ｂが形成されており、他方側には、部分分離絶縁膜３ｃが形成されている。
なお、アクセストランジスタＴｒ１，ＴＲ２のゲート電極５直下のボディは、部分分離絶縁膜３ｃ下に存するボディ領域３ｄと接続されている。また、当該ボディは電位固定されている。
図１９から分かるように、アクセストランジスタＴｒ１，Ｔｒ２の活性領域（ソース／ドレイン）３ａ上に配設されるビット線等のコンタクト部４は、活性領域３ａの中心より完全分離絶縁膜３ｂ側に存在している。
また、シェアードコンタクト部４ｓにおいても、ロードトランジスタＴｒ３，Ｔｒ４の活性領域３ａの中心より完全分離絶縁膜３ｂ側に存在している。なお、シェアードコンタクト４ｓは、ノードを形成している。また、シェアードコンタクト４ｓは、ドライバトランジスタＴｒ５，Ｔｒ６等のゲート電極５と、ロードトランジスタＴｒ３，Ｔｒ４の活性領域３ａとに跨って配設されている。
以上のように、実施の形態１に係わる半導体装置（トランジスタ）を適用してＳＲＡＭを構成している。したがって、実施の形態１と同様に、コンタクト部４、シェアードコンタクト部４ｓの配設工程の際に、活性領域３ａ上の部分分離絶縁膜３ｃ側のコンタクトマージンを大きく取ることができる。
よって、コンタクト部４等の配設工程を容易行うことができる。また、コンタクト部４等がボディ領域３ｄ（図５）と接続することを防止することができ、コンタクト部４等とボディ領域３ｄとの間でのリーク電流の発生も生じることがない。
なお、シェアードコンタクト部４ｓを部分分離絶縁膜側に、ズラして形成することにより、シェアードコンタクト部４ｓとゲート電極５とのコンタクトマージンが小さく。これを防止するために、図２１，２２に示すような形状のシェアードコンタクト部４ｓを形成しても良い。
つまり、図２１に示すように、シェアードコンタクト部４ｓは、２つの部分に分かれている。シェアードコンタクト部４ｓのゲート電極５と接続している部分Ａとシェアードコンタクト部４ｓの活性領域３ａと接続している部分Ｂである。
そして、図２１に示すように、部分Ａよりも、部分Ｂの方が、完全分離絶縁膜３ｂ側に配設されている。
また、図２２では、部分Ｂの図面の横方向の幅よりも、部分Ａの図面の横方の幅の方を大きくしている。
＜実施の形態３＞
本実施の形態は、実施の形態１に係わる半導体等装置（トランジスタ）をＳＲＡＭに適用した場合の他の構成例を示すものである。本実施の形態に係わる構成の平面図を、図２３〜２５に示す。
図２３と２４に示すＳＲＡＭでは、図２に示した構成のトランジスタと、図７に示した構成のトランジスタとが混在している。これに対して、図２５に示す構成では、図２に示した構成のトランジスタのみが適用されている。
具体的に、図２３では、アクセストランジスタＴｒ１，Ｔｒ２の活性領域３ａと当該活性領域３ａと接続するコンタクト部４との構成として、図７で示した構成を適用している。また、ロードトランジスタＴｒ３，Ｔｒ４の活性領域３ａと当該活性領域３ａと接続するシェアードコンタクト部４ｓとの構成として、図２で示した構成（図２の構成において、活性領域３ａはＰ＋型である構成）を適用している。
また、図２４では、アクセストランジスタＴｒ１，Ｔｒ２の活性領域３ａと当該活性領域３ａと接続するコンタクト部４との構成として、図２で示した構成を適用している。また、ロードトランジスタＴｒ３，Ｔｒ４の活性領域３ａと当該活性領域３ａと接続するシェアードコンタクト部４ｓとの構成として、図７で示した構成（図７の構成において、活性領域３ａはＰ＋型である構成）を適用している。
また、図２５では、アクセストランジスタＴｒ１，Ｔｒ２の活性領域３ａと当該活性領域３ａと接続するコンタクト部４との構成、およびロードトランジスタＴｒ３，Ｔｒ４の活性領域３ａと当該活性領域３ａと接続するシェアードコンタクト部４ｓとの構成として、図２で示した構成を適用している。なお、ロードトランジスタＴｒ３，４の活性領域は、Ｐ＋型である。
本実施の形態に係わるＳＲＡＭは、上記の構成であるので、実施の形態１で説明した効果と同様の効果を奏することができる。
＜実施の形態４＞
本実施の形態は、実施の形態１に係わる半導体等装置をＳＲＡＭに適用した場合の他の構成例を示すものである。本実施の形態に係わる構成の平面図を、図２６に示す。本実施の形態では、アクセストランジスタＴｒ１，Ｔｒ２に、図７で示した構成を適用している。
具体的に、アクセストランジスタＴｒ１，Ｔｒ２の活性領域３ａの一方側は、完全分離絶縁膜３ｂが形成されており、他方側には、部分分離絶縁膜３ｃが形成されている。そして、アクセストランジスタＴｒ１，Ｔｒ２の活性領域に接続されるコンタクト部４は、当該活性領域３ａの中心よりも完全分離絶縁膜３ｂ側に配設されている。
なお、アクセストランジスタＴｒ１，ＴＲ２のゲート電極５直下のボディは、部分分離絶縁膜３ｃ下に存するボディ領域３ｄと接続されている。また、当該ボディは、電位固定されている。
本実施の形態では、ロードトランジスタＴｒ３，Ｔｒ４の活性領域３ａの両側には、完全分離絶縁膜３ｂが形成されている。したがって、ロードトランジスタＴｒ３，Ｔｒ４のゲート電極５直下のボディは、フローティング構造となっている。また、当該活性領域３ａに接続されるシェアードコンタクト部４ｓは、意図的にその配置位置を活性領域３ａの中心からズラすことはしない。
本実施の形態は上記の様に構成されているので、アクセストランジスタＴｒ１，Ｔｒ２において、実施の形態１と同様の効果を奏することができる。
なお、シェアードコンタクト部４ｓが接続される活性領域３ａの周辺は、完全分離絶縁膜３ｂで囲まれている。よって、シェアードコンタクト部４ｓが当該活性領域３ａから踏み外したとしても、上述したリーク電流等の問題は生じない。よって、シェアードコンタクト部４ｓの配設工程を精度を厳密に気にする必要はなくなり、製造の容易化を図ることができる。
＜実施の形態５＞
本実施の形態は、実施の形態４に係わるＳＲＡＭの変形例である。図２７に、本実施の形態に係わるＳＲＡＭを示す。
実施の形態４に係わるＳＲＡＭでは、図２６で示したように、ロードトランジスタＴｒ３，Ｔｒ４を構成している両活性領域（ソース領域およびドレイン領域）３ａの両側面には、完全分離絶縁膜３ｂが存する。
しかし、本実施の形態に係わるＳＲＡＭでは、一方の活性領域（ドレイン領域）３ａの両側面のみに、完全分離絶縁膜３ｂが存する。
具体的に、活性領域（ドレイン領域）３ａは、シェアードコンタクト４ｓと接続される。そして、図２７に示すように、活性領域（ドレイン領域の大部分）３ａの当該接続部分領域の両側面（一方の側面および、当該一方の側面に対向する他方の側面）にのみ、完全分離絶縁膜３ａが存する。完全分離絶縁膜３ａは、上述の通り、ＳＯＩ層３の表面から埋め込み絶縁膜２にかけて形成されている。
また、図２７に示すように、上記シェアードコンタクト４ｓと接続されている部分以外の活性領域（ソース領域とドレイン領域の一部）３ａの両側面には、部分分離絶縁膜３ｃが形成されている。
さらに、ロードトランジスタＴｒ３，Ｔｒ４のゲート電極５直下のボディは、部分分離絶縁膜３ｃ下に存するボディ領域３ｄと接続されている。しかし、当該ボディは、電位固定されていない。つまり、ロードトランジスタＴｒ３，Ｔｒ４のゲート電極５直下のボディは、フローティング構造となっている。
その他の構造は、実施の形態４に係わるＳＲＡＭと同じなので、ここでの説明は省略する。
本実施の形態に係るＳＲＡＭは、上記のように構成されているので、実施の形態４に係るＳＲＡＭと同様の効果を有すると伴に、以下に示す効果も奏することができる。
つまり、実施の形態４に係るＳＲＡＭよりも本実施の形態に係るＳＲＡＭの方が、図２６，２７からも明らかなように、ロードトランジスタＴｒ３，Ｔｒ４のゲート電極５直下のボディの領域が広くなる。これは、本実施の形態に係るＳＲＡＭでは、当該ゲート電極５直下のボディは、部分分離絶縁膜３ｃ下に存するボディ領域３ｄと接続されているからである。
したがって、本実施の形態に係るＳＲＡＭでは、ロードトランジスタＴｒ３，Ｔｒ４のゲート電極５直下に存するボディ内のインパクトイオン化で生じた電子をボディ領域３ｄにも分散させることができる。
よって、当該ロードトランジスタＴｒ３，Ｔｒ４の寄生バイポーラ効果を抑制できるので、当該ロードトランジスタＴｒ３，Ｔｒ４は、正常な動作を行うことができる。
＜実施の形態６＞
本実施の形態に係るＳＲＡＭは、実施の形態５に係るＳＲＡＭの変形例である。本実施の形態に係るＳＲＡＭの平面図を、図２８に示す。また図２８におけるＡ−Ａ断面の断面図を、図２９に示す。
実施の形態５に係るＳＲＡＭでは、ロードトランジスタＴｒ３，Ｔｒ４のゲート電極５直下のボディは、フローティング状態であった。
しかし、本実施の形態に係るＳＲＡＭでは、部分分離絶縁膜３ｃで囲まれている、ロードトランジスタＴｒ３，Ｔｒ４の活性領域（ソース領域）３ａおよび、部分分離絶縁膜３ｃ下のボディ領域３ｄが、所定の固定電位を供給する電源用コンタクト４１と接続している。また、ボディ領域３ｄは、ロードトランジスタＴｒ３，Ｔｒ４のゲート電極５直下のボディと接続されている。
したがって、ロードトランジスタＴｒ３，Ｔｒ４のゲート電極５直下のボディは、所定の電位で電位固定されている。
なお、図２９からも明らかなように、ロードトランジスタＴｒ３，Ｔｒ４は、ＰＭＯＳである。
上記以外の構成は、実施の形態５に係るＳＲＡＭと同じであるので、ここでの説明は省略する。
本実施の形態に係るＳＲＡＭは上記のように構成されているので、本実施の形態に係るＳＲＡＭは、実施の形態５に記載の効果に加えて、下記の点において実施の形態５に係るＳＲＡＭよりも直ぐれた効果を有する。
つまり、電源用コンタクト部４１がボディ領域３ｄとも接続されているので、ロードトンランジスタＴｒ３，Ｔｒ４のゲート電極５直下のボディ内の電子を、当該電源用コンタクト部４１から外部へと移動させることができる。これにより、当該ゲート電極５直下のボディ内のインパクトイオン化で生じた電子の数を、より減少させることができる。
したがって、ロードトランジスタＴｒ３，Ｔｒ４の寄生バイポーラ効果を抑制できる。よって、ロードトランジスタＴｒ３，Ｔｒ４の動作の精度をより保証することができる。
実施の形態１に係る半導体装置の構成を示す平面図である。 実施の形態１に係る半導体装置の構成を示す断面図である。 問題を有する半導体装置の構成を示す平面図である。 問題を有する半導体装置の構成を示す断面図である。 半導体装置の問題点を説明するための断面図である。 実施の形態１に係る半導体装置の他の構成例を示す平面図である。 実施の形態１に係る半導体装置の他の構成例を示す断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。 実施の形態２に係るＳＲＡＭの構成を示す平面図である。 実施の形態２に係るＳＲＡＭの構成を示す回路図である。 実施の形態２に係るＳＲＡＭの他の構成例の一部を示す平面図である。 実施の形態２に係るＳＲＡＭの他の構成例の一部を示す平面図である。 実施の形態３に係るＳＲＡＭの構成を示す平面図である。 実施の形態３に係るＳＲＡＭの他の構成例を示す平面図である。 実施の形態３に係るＳＲＡＭの他の構成例を示す平面図である。 実施の形態４に係るＳＲＡＭの構成を示す平面図である。 実施の形態５に係るＳＲＡＭの構成を示す平面図である。 実施の形態６に係るＳＲＡＭの構成を示す平面図である。 実施の形態６に係るＳＲＡＭの構成を示す断面図である。
符号の説明
１ 半導体支持基板、２ 埋め込み絶縁膜、３ ＳＯＩ層、３ａ 活性領域、３ｂ 完全分離絶縁膜、３ｃ 部分分離絶縁膜、３ｄ ボディ領域、３ａ１ シリサイド膜、４，４ｇ コンタクト部、４ｓ シェアードコンタクト部、５ ゲート電極、１０ ＳＯＩ基板、Ｔｒ１，Ｔｒ２ アクセストランジスタ、Ｔｒ３，Ｔｒ４ ロードトランジスタ、Ｔｒ５，Ｔｒ６ ドライブトランジスタ、４１ 電源用コンタクト部。

Claims (18)

  1. 半導体支持基板と埋め込み絶縁膜とＳＯＩ層とが、当該順に積層された構造を有するＳＯＩ基板と、
    前記ＳＯＩ層の表面内に形成される活性領域と、
    前記活性領域に接する一方の側において、前記ＳＯＩ層の表面から前記埋め込み絶縁膜にかけて形成される、第一の素子分離絶縁膜と、
    前記一方の側に対向する、前記活性領域の他方の側において、前記ＳＯＩ層の表面から、前記埋め込み絶縁膜に至らない所定の深さにかけて形成される、第二の素子分離絶縁膜と、
    平面視において、導電体の中心が前記活性領域の中心より前記第一の素子分離絶縁膜が存する側の前記活性領域上に配設される、前記導電体とを備え、
    前記導電体は、
    前記活性領域の上面部および前記一方の側の側面に、接続し、前記第一の素子分離絶縁膜上にかけて延在する、
    ことを特徴とする半導体装置。
  2. 前記活性領域の前記一方の側から前記他方の側までの幅は、前記導電体の径の２倍以下である、
    ことを特徴とする請求項１に記載の半導体装置。
  3. 半導体支持基板と埋め込み絶縁膜とＳＯＩ層とが、当該順に積層された構造を有するＳＯＩ基板と、
    前記ＳＯＩ層の表面内に形成される第一の活性領域を有する、前記ＳＯＩ層に形成されるアクセストランジスタと、
    前記第一の活性領域に接する一方の側において、前記ＳＯＩ層の表面から前記埋め込み絶縁膜にかけて形成される、第一の素子分離絶縁膜と、
    前記一方の側に対向する、前記第一の活性領域の他方の側において、前記ＳＯＩ層の表面から、前記埋め込み絶縁膜に至らない所定の深さにかけて形成される、第二の素子分離絶縁膜と、
    平面視において、前記第一の活性領域の中心より前記第一の素子分離絶縁膜が存する側の前記第一の活性領域上に導電体の中心が配設される第一の導電体とを備え、
    前記第一の導電体は、
    前記第一の活性領域の上面部および前記一方の側の側面に、接続し、前記第一の素子分離絶縁膜上にかけて延在する、
    ことを特徴とするＳＲＡＭ。
  4. 前記ＳＯＩ層の表面内に形成される第二の活性領域を有する、前記ＳＯＩ層に形成される第一のロードトランジスタと、
    前記第二の活性領域の一方の側において、前記ＳＯＩ層の表面から前記埋め込み絶縁膜にかけて形成される、第三の素子分離絶縁膜と、
    前記一方の側に対向する、前記第二の活性領域の他方の側において、前記ＳＯＩ層の表面から、前記埋め込み絶縁膜に至らない所定の深さにかけて形成される、第四の素子分離絶縁膜と、
    平面視において、前記第二の活性領域の中心より前記第三の素子分離絶縁膜が存する側の前記第二の活性領域上に導電体の中心が配設される第二の導電体とを、さらに備えている、
    ことを特徴とする請求項３に記載のＳＲＡＭ。
  5. 前記第二の導電体は、
    前記第二の活性領域の上面部および前記一方の側の側面に、接続する、
    ことを特徴とする請求項４に記載のＳＲＡＭ。
  6. 前記ＳＯＩ層の表面内に形成される第三の活性領域を有する、前記ＳＯＩ層に形成される第二のロードトランジスタと、
    前記第三の活性領域の一方の側において、前記ＳＯＩ層の表面から前記埋め込み絶縁膜にかけて形成される、前記第一の素子分離絶縁膜と、
    前記一方の側に対向する、前記第三の活性領域の他方の側において、前記ＳＯＩ層の表面から、前記埋め込み絶縁膜に至らない所定の深さにかけて形成される、前記第四の素子分離絶縁膜と、
    平面視において、前記第三の活性領域の中心より前記第一の素子分離絶縁膜が存する側の前記第三の活性領域上に導電体の中心が配設される第三の導電体とを、さらに備えている、
    ことを特徴とする請求項５に記載のＳＲＡＭ。
  7. 前記第二の活性領域の前記一方の側から他方の側までの幅は、前記第二の導電体の幅の２倍以下である、
    ことを特徴とする請求項４に記載のＳＲＡＭ。
  8. 前記ＳＯＩ層の表面内に形成される第二、第三の活性領域と、
    前記ＳＯＩ層に形成され、前記第二、第三の活性領域を有する第一、第二のロードトランジスタと、
    前記第二の活性領域と接続する第二の導電体と、
    前記第三の活性領域と接続する第三の導電体と、
    前記第二、第三の導電体と接続している前記第二、第三の活性領域の部分において、当該部分の一方の側には、前記ＳＯＩ層の表面から前記埋め込み絶縁膜にかけて形成される、第三の素子分離絶縁膜と、
    前記一方の側に対向する、前記第二、第三の活性領域の他方の側において、前記ＳＯＩ層の表面から前記埋め込み絶縁膜にかけて形成される、前記第一の素子分離絶縁膜とを、備えている、
    ことを特徴とする請求項３に記載のＳＲＡＭ。
  9. 前記第二の活性領域の前記第二の導電体と接続する部分以外の部分の、一方の側および当該一方の側に対向する他方の側において、前記ＳＯＩ層の表面から、前記埋め込み絶縁膜に至らない所定の深さにかけて形成される、第四の素子分離絶縁膜と、
    前記第四の素子分離絶縁膜と前記埋め込み絶縁膜との間に存するボディ領域とを、さらに備えており、
    前記ロードトランジスタのゲート電極直下に存するボディ部は、前記ボディ領域と接続されている、
    ことを特徴とする請求項８に記載のＳＲＡＭ。
  10. 前記第二の活性領域の前記第二の導電体と接続する部分以外の部分および、前記ボディ領域と接続する電源用導電体を、さらに備えており、
    前記ボディ領域および、前記ボディ領域と接続されている前記ロードトランジスタのゲート電極直下に存するボディ部は、所定の電位で固定されている、
    ことを特徴とする請求項９に記載のＳＲＡＭ。
  11. 前記第一の導電体は、
    前記第一の活性領域の上面部および前記一方の側の側面に、接続する、
    ことを特徴とする請求項３に記載のＳＲＡＭ。
  12. 前記ＳＯＩ層の表面内に形成される第二の活性領域を有する、前記ＳＯＩ層に形成される第一のロードトランジスタと、
    前記第二の活性領域の一方の側において、前記ＳＯＩ層の表面から前記埋め込み絶縁膜にかけて形成される、第三の素子分離絶縁膜と、
    前記一方の側に対向する、前記第二の活性領域の他方の側において、前記ＳＯＩ層の表面から、前記埋め込み絶縁膜に至らない所定の深さにかけて形成される、第四の素子分離絶縁膜と、
    平面視において、前記第二の活性領域の中心より前記第三の素子分離絶縁膜が存する側の前記第二の活性領域上に導電体の中心が配設される第二の導電体とを、さらに備えている、
    ことを特徴とする請求項１１に記載のＳＲＡＭ。
  13. 前記第二の導電体は、
    前記第二の活性領域の上面部および前記一方の側の側面に、接続する、
    ことを特徴とする請求項１２に記載のＳＲＡＭ。
  14. 前記第二の活性領域の前記一方の側から前記他方の側までの幅は、前記第二の導電体の幅の２倍以下である、
    ことを特徴とする請求項１３に記載のＳＲＡＭ。
  15. 前記第一の活性領域の前記一方の側から他方の側までの幅は、前記第一の導電体の幅の２倍以下である、
    ことを特徴とする請求項３に記載のＳＲＡＭ。
  16. 前記ＳＯＩ層の表面内に形成される第二と第三の活性領域と、
    前記ＳＯＩ層の表面内に形成され、前記第二と第三の活性層を有する第一と第二のロードトランジスタと、
    前記第二の活性領域と接続する第二の導電体と、
    前記第三の活性領域と接続する第三の導電体と、
    前記第三の導電体と接続している前記第三の活性領域の部分において、当該部分の一方の側には、前記ＳＯＩ層の表面から前記埋め込み絶縁膜にかけて形成される、前記第一の素子分離絶縁膜と、
    前記第二の活性領域の前記第二の導電体と接続する部分の側において、前記ＳＯＩ層の表面から、前記埋め込み絶縁膜にかけて形成される、第三の素子分離絶縁膜と、
    前記一方の側に対向する、前記第三の活性領域の他方の側において、前記ＳＯＩ層の表面から前記埋め込み絶縁膜に至らない所定の深さにかけて形成される、第四の素子分離絶縁膜と、
    前記第四の素子分離絶縁膜と前記埋め込み絶縁膜との間に存するボディ領域とを、さらに備えている、
    ことを特徴とする請求項３に記載のＳＲＡＭ。
  17. 前記第四の素子分離絶縁膜は、平面視において、前記第一、第二のロードトランジスタのゲート電極の両側に形成されている、
    ことを特徴とする請求項１６に記載のＳＲＡＭ。
  18. （ａ）半導体支持基板と埋め込み絶縁膜とＳＯＩ層とが、当該順に積層された構造を有するＳＯＩ基板を用意する工程と、
    （ｂ）前記ＳＯＩ層の表面内に、活性領域を形成する工程と、
    （ｃ）前記活性領域の一方の側において、前記ＳＯＩ層の表面から前記埋め込み絶縁膜にかけて、第一の素子分離絶縁膜を形成する工程と、
    （ｄ）前記活性領域の一方の側に対向する、前記活性領域の他方の側において、前記ＳＯＩ層の表面から、前記埋め込み絶縁膜に至らない所定の深さにかけて、第二の素子分離絶縁膜を形成する工程と、
    （ｅ）平面視において、前記活性領域の中心より前記第一の素子分離絶縁膜が存する側の前記活性領域上に、導電体の中心が来るようにし、前記導電体は、前記活性領域の上面部および前記一方の側の側面に、接続し、前記第一の素子分離絶縁膜上にかけて延在するように、前記導電体を配設する工程とを、備えている、
    ことを特徴とする半導体装置の製造方法。
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