JPH0782990B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0782990B2 JPH0782990B2 JP59153967A JP15396784A JPH0782990B2 JP H0782990 B2 JPH0782990 B2 JP H0782990B2 JP 59153967 A JP59153967 A JP 59153967A JP 15396784 A JP15396784 A JP 15396784A JP H0782990 B2 JPH0782990 B2 JP H0782990B2
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- layer
- growth
- semiconductor device
- forming
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は特に単分子層単位の寸法を有した微細構造の高
速半導体装置を製造するのに好適な半導体装置の製造方
法に関する。
速半導体装置を製造するのに好適な半導体装置の製造方
法に関する。
半導体装置を微細化するメリットはいろいろあるが、微
細構造の半導体装置を製造するには非常に困難が伴う。
縦型静電誘導トランジスタや三次元デバイスのように縦
方向の寸法精度は横方向の寸法に対し比較的制御が簡単
で、熱拡散深さの制御を用いれば、高価な電子線リソグ
ラフィーもしくはＸ線リソグラフィーを用いる必要が無
くなる。
細構造の半導体装置を製造するには非常に困難が伴う。
縦型静電誘導トランジスタや三次元デバイスのように縦
方向の寸法精度は横方向の寸法に対し比較的制御が簡単
で、熱拡散深さの制御を用いれば、高価な電子線リソグ
ラフィーもしくはＸ線リソグラフィーを用いる必要が無
くなる。
しかしながら、熱拡散による制御はイオン注入し、その
後アニールするという工程を用いてもせいぜい0.3μｍ
程度であり、それ以下の制御は非常に困難である。後述
するようなn+−n-−ｐ−ｉ−n+のような複雑でしかも微
細な不純物プロファイルを熱拡散で制御するにはほとん
ど不可能である。なぜなら、イオン注入は現在、熱拡散
に比べて低温で不純物を導入できるという利点がある
が、低温で打ち込んだだけでは電気的に活性にならない
からである。バイポーラトランジスタのエミッタ領域や
静電誘導トランジスタのソース領域等にはできるだけ多
くの不純物を導入し、できるだけエミッタ領域やソース
領域の抵抗を下げることが、超高速デバイスの必要とす
る条件であるが、単に不純物イオンの打ち込んだだけで
は電気的に活性にならず、必ず高温でのアニールが必要
で、例えばSiに75As+イオンを打ち込んだ場合1000℃、1
0分程度のアニールが必要となる。1000℃、10分間のア
ニールは75As+イオンのある程度の活性化を図ることが
できるが、高速に加速したイオンを打ち込んだことによ
るダメージの除去にはまだ不十分である。化合物半導体
であるGaAsに室温でSe+イオンを打ち込んだ場合は活性
化しにくく、同様に1000℃程度によるアニールが必要で
あるが、GaAsの場合、Asが蒸発しやすいのでAs圧を印加
しながらアニールする等の複雑な工程がさらに必要にな
り、通常1000℃程度の高温でアニールすると表面が荒
れ、微細加工を要求されるデバイスには使用が困難にな
り、また、拡散層が不均一になり、耐圧が悪くなり、Ｐ
−Ｎ接合の特性が極めて悪くなるなどの欠点がある。
後アニールするという工程を用いてもせいぜい0.3μｍ
程度であり、それ以下の制御は非常に困難である。後述
するようなn+−n-−ｐ−ｉ−n+のような複雑でしかも微
細な不純物プロファイルを熱拡散で制御するにはほとん
ど不可能である。なぜなら、イオン注入は現在、熱拡散
に比べて低温で不純物を導入できるという利点がある
が、低温で打ち込んだだけでは電気的に活性にならない
からである。バイポーラトランジスタのエミッタ領域や
静電誘導トランジスタのソース領域等にはできるだけ多
くの不純物を導入し、できるだけエミッタ領域やソース
領域の抵抗を下げることが、超高速デバイスの必要とす
る条件であるが、単に不純物イオンの打ち込んだだけで
は電気的に活性にならず、必ず高温でのアニールが必要
で、例えばSiに75As+イオンを打ち込んだ場合1000℃、1
0分程度のアニールが必要となる。1000℃、10分間のア
ニールは75As+イオンのある程度の活性化を図ることが
できるが、高速に加速したイオンを打ち込んだことによ
るダメージの除去にはまだ不十分である。化合物半導体
であるGaAsに室温でSe+イオンを打ち込んだ場合は活性
化しにくく、同様に1000℃程度によるアニールが必要で
あるが、GaAsの場合、Asが蒸発しやすいのでAs圧を印加
しながらアニールする等の複雑な工程がさらに必要にな
り、通常1000℃程度の高温でアニールすると表面が荒
れ、微細加工を要求されるデバイスには使用が困難にな
り、また、拡散層が不均一になり、耐圧が悪くなり、Ｐ
−Ｎ接合の特性が極めて悪くなるなどの欠点がある。
一方、超高真空中で蒸着することにより、結晶成長を行
なう分子線エピタキシー法（以下、MBE法と呼ぶ）が、
超格子デバイス等縦型構造の半導体装置に適用されつつ
あるが、物理吸着を第一段階としているために結晶性が
悪く、結晶性を良くするためには、高温で成長する必要
があるという第１の欠点、および、蒸発量の制御で膜厚
制御しているため、原子層の精度で膜厚を制御するのが
困難であるという第２の欠点がある。また、化合物半導
体の場合には、化学量論的組成の制御が、各成分元素を
同時に蒸着しているため困難であるという第３の欠点が
ある。
なう分子線エピタキシー法（以下、MBE法と呼ぶ）が、
超格子デバイス等縦型構造の半導体装置に適用されつつ
あるが、物理吸着を第一段階としているために結晶性が
悪く、結晶性を良くするためには、高温で成長する必要
があるという第１の欠点、および、蒸発量の制御で膜厚
制御しているため、原子層の精度で膜厚を制御するのが
困難であるという第２の欠点がある。また、化合物半導
体の場合には、化学量論的組成の制御が、各成分元素を
同時に蒸着しているため困難であるという第３の欠点が
ある。
これに対し、T.Suntolaが、U.S.P.No.4058430（1977）
で説明している原子層エピタキシー法（以下、ALE法と
呼ぶ）は、MBE法を改良して半導体元素のそれぞれをパ
ルス状に交互に供給し、基板に交互に付着させ、原子層
に近い精度で膜厚を制御でき、また、化学量論的組成の
制御が比較的容易である利点はあるが、MBU法の延長で
あり、MBEと同様に、結晶性が良くない。また、現在超L
SI等の安藤対装置の主力であるSiのような元素半導体は
原理的に成長不可能である。特開昭55−130896号公報お
よび日経エレクトロニクス（1981年11月９日号）第86頁
〜91頁にはこのALE法を改良して、分子層を吸着し、表
面での化学反応を利用したALE法が示されてはいるが、Z
nSの多結晶、Ta2O5のアモルファスの薄膜の成長であ
り、単結晶成長技術とはなっていないため、高精度の高
再現性が要求される半導体デバイスの製造方法としての
適用が困難である欠点があった。
で説明している原子層エピタキシー法（以下、ALE法と
呼ぶ）は、MBE法を改良して半導体元素のそれぞれをパ
ルス状に交互に供給し、基板に交互に付着させ、原子層
に近い精度で膜厚を制御でき、また、化学量論的組成の
制御が比較的容易である利点はあるが、MBU法の延長で
あり、MBEと同様に、結晶性が良くない。また、現在超L
SI等の安藤対装置の主力であるSiのような元素半導体は
原理的に成長不可能である。特開昭55−130896号公報お
よび日経エレクトロニクス（1981年11月９日号）第86頁
〜91頁にはこのALE法を改良して、分子層を吸着し、表
面での化学反応を利用したALE法が示されてはいるが、Z
nSの多結晶、Ta2O5のアモルファスの薄膜の成長であ
り、単結晶成長技術とはなっていないため、高精度の高
再現性が要求される半導体デバイスの製造方法としての
適用が困難である欠点があった。
半導体産業の今日の発展はまさに単結晶技術を基礎とし
ているためであると言って良い。化学反応を利用したAL
E法においては、キャリアガス等の不活性ガスを用いて
ガス相拡散バリアを用いないと、交換表面反応の反応工
程の分離が出来ず、ALE法の長所を消してしまう欠点が
ある。
ているためであると言って良い。化学反応を利用したAL
E法においては、キャリアガス等の不活性ガスを用いて
ガス相拡散バリアを用いないと、交換表面反応の反応工
程の分離が出来ず、ALE法の長所を消してしまう欠点が
ある。
またこのALE法においてはGaCl3やTMGといった蒸気圧の
低い原料ガスを成長槽内に矩形パルス状の圧力特性で導
入して、交換表面反応を実現できないため、III−Ｖ族
化合物半導体が成長できない欠点がある。かろうじて成
長できるII−VI族化合物半導体も交換表面反応が不十分
で、１サイクル当り1/3分子層といった小さな値しか実
現できず、自己停止機構による成長とはならない欠点が
ある。
低い原料ガスを成長槽内に矩形パルス状の圧力特性で導
入して、交換表面反応を実現できないため、III−Ｖ族
化合物半導体が成長できない欠点がある。かろうじて成
長できるII−VI族化合物半導体も交換表面反応が不十分
で、１サイクル当り1/3分子層といった小さな値しか実
現できず、自己停止機構による成長とはならない欠点が
ある。
このように、イオン注入を含めた熱拡散法やMBEおよびA
LE法では確実に１分子層単位の成長精度を要求される複
雑な不純物プロファイルを有した単結晶による微細構造
の高品質な半導体装置が得られない欠点があった。
LE法では確実に１分子層単位の成長精度を要求される複
雑な不純物プロファイルを有した単結晶による微細構造
の高品質な半導体装置が得られない欠点があった。
さらに、基板もしくは成長しようとする下層領域の表面
状態が悪い場合あるいは基板表面に0.5〜3nmの薄い自然
酸化膜が形成されている場合、初期のガス導入サイクル
において結晶が成長しない不都合が生じ、後述するMLE
法のガス導入サイクル数の計測に誤差が生じ、本来のML
E法の膜厚制御性が発揮されない欠点があった。
状態が悪い場合あるいは基板表面に0.5〜3nmの薄い自然
酸化膜が形成されている場合、初期のガス導入サイクル
において結晶が成長しない不都合が生じ、後述するMLE
法のガス導入サイクル数の計測に誤差が生じ、本来のML
E法の膜厚制御性が発揮されない欠点があった。
さらに分子層単位の超薄膜を成長しているので、基板に
欠陥が含まれていたり、基板と成長層界面に欠陥が生じ
ると、これらの欠陥がMLE成長層にまで引き継がれ、成
長層の移動度が低下したりリーク電流の原因になる欠点
があった。
欠陥が含まれていたり、基板と成長層界面に欠陥が生じ
ると、これらの欠陥がMLE成長層にまで引き継がれ、成
長層の移動度が低下したりリーク電流の原因になる欠点
があった。
本発明は上記従来技術の欠点を除き、完全性の優れた単
結晶を分子層単位の寸法精度で成長させることにより、
微細構造で、しかも高品質な半導体装置が製造できる方
法を提供することを目的とする。
結晶を分子層単位の寸法精度で成長させることにより、
微細構造で、しかも高品質な半導体装置が製造できる方
法を提供することを目的とする。
本発明の別の目的は基板とエピタシャル成長層界面の欠
陥の少ない高品質な半導体装置の製造方法を提供するこ
とである。
陥の少ない高品質な半導体装置の製造方法を提供するこ
とである。
このため本発明は、成長槽内に配置した基板上に原料ガ
スをそれぞれノズルを介して交互に導入する操作を繰り
返すことにより半導体装置を製造する方法において、Si
基板を前記成長槽内に配置して720℃〜800℃に加熱し、
該成長槽内にSiH2Cl2を10-1〜10-4Pa、水素を10-2〜10
-4Paの圧力範囲で交互に導入し、前記Si基板表面上での
交換表面反応を実現して１サイクルに付き１分子層のSi
単結晶を形成するサイクルを所定回数繰り返すと共に、
前記SiH2Cl2の導入に同期して所定の導電型ドーパント
ガスを導入して前記Si基板上に前記Si基板と同程度の不
純物密度を有する半導体層を所定の分子層数形成するこ
とによりバッファー層を形成させた後、該バッファー層
の上に所望の半導体層を形成させることを第１の特徴と
している。
スをそれぞれノズルを介して交互に導入する操作を繰り
返すことにより半導体装置を製造する方法において、Si
基板を前記成長槽内に配置して720℃〜800℃に加熱し、
該成長槽内にSiH2Cl2を10-1〜10-4Pa、水素を10-2〜10
-4Paの圧力範囲で交互に導入し、前記Si基板表面上での
交換表面反応を実現して１サイクルに付き１分子層のSi
単結晶を形成するサイクルを所定回数繰り返すと共に、
前記SiH2Cl2の導入に同期して所定の導電型ドーパント
ガスを導入して前記Si基板上に前記Si基板と同程度の不
純物密度を有する半導体層を所定の分子層数形成するこ
とによりバッファー層を形成させた後、該バッファー層
の上に所望の半導体層を形成させることを第１の特徴と
している。
また、成長槽内に配置した基板上に原料ガスをそれぞれ
ノズルを介して交互に導入する操作を繰り返すことによ
り半導体装置を製造する方法において、Si基板を前記成
長槽内に配置して720℃〜800℃に加熱し、該成長槽内に
SiH2Cl2を10-1〜10-4Pa、水素を10-2〜10-4Paの圧力範
囲で交互に導入すると共に、前記Si基板の表面に紫外光
を照射し、前記Si基板表面上での交換表面反応を実現し
て１サイクルに付き１分子層のSi単結晶を形成するサイ
クルを所定回数繰り返すと共に、前記SiH2Cl2の導入に
同期して所定の導電型ドーパントガスを導入して前記Si
基板上に前記Si基板と同程度の不純物密度を有する半導
体層を所定の分子層数形成することによりバッファー層
を形成させた後、該バッファー層の上に所望の半導体層
を形成させることを第２の特徴としている。
ノズルを介して交互に導入する操作を繰り返すことによ
り半導体装置を製造する方法において、Si基板を前記成
長槽内に配置して720℃〜800℃に加熱し、該成長槽内に
SiH2Cl2を10-1〜10-4Pa、水素を10-2〜10-4Paの圧力範
囲で交互に導入すると共に、前記Si基板の表面に紫外光
を照射し、前記Si基板表面上での交換表面反応を実現し
て１サイクルに付き１分子層のSi単結晶を形成するサイ
クルを所定回数繰り返すと共に、前記SiH2Cl2の導入に
同期して所定の導電型ドーパントガスを導入して前記Si
基板上に前記Si基板と同程度の不純物密度を有する半導
体層を所定の分子層数形成することによりバッファー層
を形成させた後、該バッファー層の上に所望の半導体層
を形成させることを第２の特徴としている。
第１図は本発明の工程の一部に使用するMLE法およびPML
E法を説明するための図で、結晶成長装置の一例を示し
たもので、１はステンレス等の金属製の成長槽、２はゲ
ートバルブ、３は成長槽１内を超高真空に排気するため
の排気装置、４はSiH2Cl2（ジクロルシラン）を供給す
るガス源、５はそのSiH2Cl2と化学反応するH2を供給す
るガス源、６はｎ型ドーパントガスAsH2（アルシン）を
供給するガス源、7,8,9はそれらのガスを成長槽１内に
導入あるいは遮断するバルブ、10,11,12はそれらのガス
を基板13上に供給するノズル、14は基板13を保持するサ
セプタ、15は成長槽１内の真空度を測る圧力計である。
16は赤外線ランプ、18は石英ガラスである。19は光学
系、20は水銀ランプ、重水素ランプ、Xeランプ、エキシ
マレーザ、Arレーザ等の光源である。
E法を説明するための図で、結晶成長装置の一例を示し
たもので、１はステンレス等の金属製の成長槽、２はゲ
ートバルブ、３は成長槽１内を超高真空に排気するため
の排気装置、４はSiH2Cl2（ジクロルシラン）を供給す
るガス源、５はそのSiH2Cl2と化学反応するH2を供給す
るガス源、６はｎ型ドーパントガスAsH2（アルシン）を
供給するガス源、7,8,9はそれらのガスを成長槽１内に
導入あるいは遮断するバルブ、10,11,12はそれらのガス
を基板13上に供給するノズル、14は基板13を保持するサ
セプタ、15は成長槽１内の真空度を測る圧力計である。
16は赤外線ランプ、18は石英ガラスである。19は光学
系、20は水銀ランプ、重水素ランプ、Xeランプ、エキシ
マレーザ、Arレーザ等の光源である。
この構成で、Si単結晶の成長は以下のように行なう。即
ち、基板13をサセプタ14上に設置し、成長槽１内を真空
度10-7Pa（パスカル）以下に排気する。しかる後に、赤
外線ランプ16により基板13を800℃に加熱する。バルブ
７と９を開け、Siを含んだガス状分子SiH2Cl44とSiに対
するｎ形ドーパントであるAsを含んだガス状分子AsH36
を同時にノズル10と12より導入する。このとき成長槽１
内の圧力が10-1〜10-4paになる範囲で、ガスを0.5〜50
秒間導入する。その後、バルブ７と９を閉じ、成長槽１
内を真空排気する。次に、バルブ８を開け、H2ガス５を
ノズル11より10-2〜10-4Paの圧力で１〜25秒間導入す
る。しかる後、バルブ８を閉じ成長槽１内を真空排気す
る。ごのガス導入、排気の１サイクルにより、基板13の
表面上の交換表面反応が実現され基板13上にはSiの単結
晶が一分子層形成される。すなわち基板13がSi（100）
面の場合、１サイクル当り0.136nm（1.36Å）成長し、S
i（111）面の場合、0.157nm（1.57Å）成長する。この
成長は自己停止機構を有した成長であり、ガス導入圧力
を増して行き１分子層の飽和が開始する値以上の圧力を
導入しても膜厚は１分子層で一定である。すなわち飽和
圧力範囲内であれば導入圧力の変動や、導入量の変動に
依存しない成長となる。このサイクルを繰り返すことに
より所望の分子層数のｎ形Si単結晶が単分子層の単位で
形成できる。GaAsの場合はTEGあるいはTMGとAsH3との交
互ガス導入による交換表面反応もしくはGaCl3とAsH3と
の交互ガス導入による交換表面反応等によって実現でき
る。このような単結晶成長法を以後MLE法と呼ぶ。
ち、基板13をサセプタ14上に設置し、成長槽１内を真空
度10-7Pa（パスカル）以下に排気する。しかる後に、赤
外線ランプ16により基板13を800℃に加熱する。バルブ
７と９を開け、Siを含んだガス状分子SiH2Cl44とSiに対
するｎ形ドーパントであるAsを含んだガス状分子AsH36
を同時にノズル10と12より導入する。このとき成長槽１
内の圧力が10-1〜10-4paになる範囲で、ガスを0.5〜50
秒間導入する。その後、バルブ７と９を閉じ、成長槽１
内を真空排気する。次に、バルブ８を開け、H2ガス５を
ノズル11より10-2〜10-4Paの圧力で１〜25秒間導入す
る。しかる後、バルブ８を閉じ成長槽１内を真空排気す
る。ごのガス導入、排気の１サイクルにより、基板13の
表面上の交換表面反応が実現され基板13上にはSiの単結
晶が一分子層形成される。すなわち基板13がSi（100）
面の場合、１サイクル当り0.136nm（1.36Å）成長し、S
i（111）面の場合、0.157nm（1.57Å）成長する。この
成長は自己停止機構を有した成長であり、ガス導入圧力
を増して行き１分子層の飽和が開始する値以上の圧力を
導入しても膜厚は１分子層で一定である。すなわち飽和
圧力範囲内であれば導入圧力の変動や、導入量の変動に
依存しない成長となる。このサイクルを繰り返すことに
より所望の分子層数のｎ形Si単結晶が単分子層の単位で
形成できる。GaAsの場合はTEGあるいはTMGとAsH3との交
互ガス導入による交換表面反応もしくはGaCl3とAsH3と
の交互ガス導入による交換表面反応等によって実現でき
る。このような単結晶成長法を以後MLE法と呼ぶ。
一方、上記の結晶成長サイクルを実行するに際して光源
20より光学系19を介して基板13上に紫外光を照射する。
すると紫外光を照射しない場合に比べて結晶の成長が促
進され、基板温度を下げ、結晶性を向上させることがで
きるようになる。この光を照射しながら単結晶成長法を
以下、PMLE法と呼ぶ。
20より光学系19を介して基板13上に紫外光を照射する。
すると紫外光を照射しない場合に比べて結晶の成長が促
進され、基板温度を下げ、結晶性を向上させることがで
きるようになる。この光を照射しながら単結晶成長法を
以下、PMLE法と呼ぶ。
このような単結晶成長法を用いてSiの縦形UMOS−SITを
製造する本発明の一実施例の方法を第２図を参照して説
明する。まず、ドレイン領域となる0.01Ωcm程度の抵抗
率のＮ形シリコン領域101を形成する（第１の工程）。
この第１の工程によって形成されるＮ形シリコン領域
は、Ｐ形シリコン基板上に形成された埋め込み領域でも
良いし、第２図（ａ）のように低比抵抗のＮ形シリコン
基板101そのものでもよい。次に第２の工程としてシリ
コン基板を成長槽（チャンバー）内に配置し、Ｎ形シリ
コン領域101上にSiH4Cl2とH2、およびドーパントガスと
してAsH3を用いたMLE法もしくはPMLE法により800℃でバ
ッファー層となるＮ形シリコン領域101と同じ抵抗率の
0.01ΩcmのＮ形シリコン領域102を0.3μｍ成長する。Si
（100）基板上では0.3μｍは約2200サイクルに相当す
る。このうちの初期の200サイクルが成長しなくて、実
際にはバッファー層が0.27μｍになってしまっても、こ
こはドレイン領域101と同じ導電型で同じ不純物密度
（抵抗率）であるので、UMOS−SITの動作には全く影響
を与えない。通常、第２の工程の直前までは大気中に基
板がさらされることがあり、基板表面に自然酸化膜が形
成されやすい。この自然酸化膜や、基板表面の欠陥のた
め、MLE成長の初期のサイクルにおいて成長が起きな
い、いわゆる空サイクルが生じても、バッファー層が存
在するのでUMOS−SITの基本構造には全く影響を与えな
い。続いて、第３の工程として同図（ｂ）に示すように
MLE法もしくはPMLE法により、200〜1000ΩcmのＮ形シリ
コン領域103を0.2μｍ、ドーパントガスを用いないで75
0℃で成長させる。同じ成長槽内で大気にさらされずに
バッファー層に連続して成長するので、自然酸化膜も生
せず、成長しないサイクルも無くなり、第３の工程の膜
厚は設計通りの分子層数となる。さらに続いて第４の工
程としてＰ形ドーパントガスB2H6を用いてMLE法もしく
はPMLE法により0.05ΩcmのＰ形シリコン領域104を750
℃、で0.08μｍ形成する。続いて２種類のＮ形ドーパン
トガスAsH3とPH3の周期的導入によるMLE法もしくはPMLE
法により0.002Ωcmのソース領域となるＮ形シリコン領
域105を720℃で0.3μｍ成長させる。
製造する本発明の一実施例の方法を第２図を参照して説
明する。まず、ドレイン領域となる0.01Ωcm程度の抵抗
率のＮ形シリコン領域101を形成する（第１の工程）。
この第１の工程によって形成されるＮ形シリコン領域
は、Ｐ形シリコン基板上に形成された埋め込み領域でも
良いし、第２図（ａ）のように低比抵抗のＮ形シリコン
基板101そのものでもよい。次に第２の工程としてシリ
コン基板を成長槽（チャンバー）内に配置し、Ｎ形シリ
コン領域101上にSiH4Cl2とH2、およびドーパントガスと
してAsH3を用いたMLE法もしくはPMLE法により800℃でバ
ッファー層となるＮ形シリコン領域101と同じ抵抗率の
0.01ΩcmのＮ形シリコン領域102を0.3μｍ成長する。Si
（100）基板上では0.3μｍは約2200サイクルに相当す
る。このうちの初期の200サイクルが成長しなくて、実
際にはバッファー層が0.27μｍになってしまっても、こ
こはドレイン領域101と同じ導電型で同じ不純物密度
（抵抗率）であるので、UMOS−SITの動作には全く影響
を与えない。通常、第２の工程の直前までは大気中に基
板がさらされることがあり、基板表面に自然酸化膜が形
成されやすい。この自然酸化膜や、基板表面の欠陥のた
め、MLE成長の初期のサイクルにおいて成長が起きな
い、いわゆる空サイクルが生じても、バッファー層が存
在するのでUMOS−SITの基本構造には全く影響を与えな
い。続いて、第３の工程として同図（ｂ）に示すように
MLE法もしくはPMLE法により、200〜1000ΩcmのＮ形シリ
コン領域103を0.2μｍ、ドーパントガスを用いないで75
0℃で成長させる。同じ成長槽内で大気にさらされずに
バッファー層に連続して成長するので、自然酸化膜も生
せず、成長しないサイクルも無くなり、第３の工程の膜
厚は設計通りの分子層数となる。さらに続いて第４の工
程としてＰ形ドーパントガスB2H6を用いてMLE法もしく
はPMLE法により0.05ΩcmのＰ形シリコン領域104を750
℃、で0.08μｍ形成する。続いて２種類のＮ形ドーパン
トガスAsH3とPH3の周期的導入によるMLE法もしくはPMLE
法により0.002Ωcmのソース領域となるＮ形シリコン領
域105を720℃で0.3μｍ成長させる。
以上のように第２の工程以降を同一チャンバー（成長
槽）内で、800℃以下の低温で、n+バッファー層102、n-
領域103、ｐ領域104、n+領域105が連続的に成長されそ
の後チャンバーより取り出される。続いて、当業者周知
のフォトレジスト塗布によるリスグラフィ技術により、
フォトレジストマスクをしてSiをエッチングして同図
（ｃ）に示すように開孔部Ａを形成する。開孔部Ａの深
さは図示したよりも深くn+バッファー層102までもしく
は基板101まで達して良い。SiエッチングはCCl2F2もし
くはPCl3によるプラズマエッチングでも良いが望ましく
は光エッチが良い。続いて、同図（ｄ）に示すように80
0℃でゲート酸化膜106を10nmの厚みに形成し、さらにCV
D法により600℃でAsをドープした多結晶シリコン107を3
50nm形成する。続いて、同図（ｅ）に示すように通常の
リソグラフィ技術およびドライエッチング技術により、
ゲート電極となる部分のみの多結晶シリコン107を残
し、他は除去する。続いて、同図（ｆ）に示すように35
0℃でSiO2膜108を350nmCVDし、同図（ｇ）に示すよう
に、ソースコンタクトホールＢを開孔後、Alを真空蒸着
し、同図（ｈ）に示すようにソース電極部110およびド
レイン電極部111を形成することにより、UMOS−SITが完
成する。
槽）内で、800℃以下の低温で、n+バッファー層102、n-
領域103、ｐ領域104、n+領域105が連続的に成長されそ
の後チャンバーより取り出される。続いて、当業者周知
のフォトレジスト塗布によるリスグラフィ技術により、
フォトレジストマスクをしてSiをエッチングして同図
（ｃ）に示すように開孔部Ａを形成する。開孔部Ａの深
さは図示したよりも深くn+バッファー層102までもしく
は基板101まで達して良い。SiエッチングはCCl2F2もし
くはPCl3によるプラズマエッチングでも良いが望ましく
は光エッチが良い。続いて、同図（ｄ）に示すように80
0℃でゲート酸化膜106を10nmの厚みに形成し、さらにCV
D法により600℃でAsをドープした多結晶シリコン107を3
50nm形成する。続いて、同図（ｅ）に示すように通常の
リソグラフィ技術およびドライエッチング技術により、
ゲート電極となる部分のみの多結晶シリコン107を残
し、他は除去する。続いて、同図（ｆ）に示すように35
0℃でSiO2膜108を350nmCVDし、同図（ｇ）に示すよう
に、ソースコンタクトホールＢを開孔後、Alを真空蒸着
し、同図（ｈ）に示すようにソース電極部110およびド
レイン電極部111を形成することにより、UMOS−SITが完
成する。
なお、n-領域103のMLE法もしくはPMEL法による成長を省
略しても良い。この場合、第２の工程で形成したn+バッ
ファー層102の上に直接ｐ領域104が第３の工程で形成さ
れることとなる。n+p+接合のように導電型の変化する場
合はn+n+接合やn-n-接合の場合に比して界面の欠陥の影
響が大きいので、n+バッファー層102がより重要とな
る。また、第３図に示すようにｐ領域104とn+領域105の
間に、n-領域104′をMLE法もしくはPMLE法で形成すれ
ば、ソース接合容量が減少してさらに良い。
略しても良い。この場合、第２の工程で形成したn+バッ
ファー層102の上に直接ｐ領域104が第３の工程で形成さ
れることとなる。n+p+接合のように導電型の変化する場
合はn+n+接合やn-n-接合の場合に比して界面の欠陥の影
響が大きいので、n+バッファー層102がより重要とな
る。また、第３図に示すようにｐ領域104とn+領域105の
間に、n-領域104′をMLE法もしくはPMLE法で形成すれ
ば、ソース接合容量が減少してさらに良い。
また、第４図に示すように開孔部ＡはＶ形でも良いこと
は勿論である。
は勿論である。
また、第２図ではゲート電極107としてAsをドープした
多結晶シリコンで説明したが、Ｗ（タングステン）やMo
（モリブデン）のような高融点金属の方がゲートの抵抗
が小さくなり望ましい。
多結晶シリコンで説明したが、Ｗ（タングステン）やMo
（モリブデン）のような高融点金属の方がゲートの抵抗
が小さくなり望ましい。
ところで、MLE法はMBE方やALE法と異なり、選択エピ成
長が可能である特徴を有する。
長が可能である特徴を有する。
第５図はこの選択MLE法によるUMOS−SITを製造する場合
の工程を示したものである。まずn+基板101上にSiO2膜1
41とSiN膜142をCVD法で形成した後、通常のフォトリソ
グラフィ技術およびエッチング技術により、第５図
（ａ）に示すように、選択成長用のマスク材を形成する
（第１の工程）。その後、同図（ｂ）に示すように、n+
基板101のままでも良いが、場合によってはn+基板101の
露出部に第２の工程としてn+埋め込み領域を形成する。
次いで、n+基板101を成長槽内に配置し第１図と同様にM
LE法により、n+基板101もしくはn+埋め込み領域と同程
度の不純物密度のｎ形バッファー層102をn+基板101の露
出部に形成する（第３の工程）。さらに続けて103〜105
の領域を連続的に形成する。マスク材142の上には多結
晶Si等の析出は全く生じない。同図（ｃ）は、マスク材
のSiN膜142、SiO2膜141およびSi膜115,114,113をエッチ
ングしてＵ溝を形成した断面を示している。マスク材14
2,141の上に析出がないので、このエッチングは極めて
容易である。その後は、前述した第２図と同様な工程
で、同図（ｄ）に示す、UMOS−SITが完成する。第５図
（ａ）のフォトリソグラフィ工程や、n+埋め込み領域を
形成する工程は基板を大気中にさらすことが多い。した
がって、自然酸化膜等が基板表面に形成され、その結果
第２図の場合と同様にバッファー層102の厚みが設計値
よりも薄くなる不都合が生じても、UMOS−SITの動作に
は全く影響を与えない。103〜105の各領域は大気にさら
されずに連続して成長するので、成長しないガス導入サ
イクルは無く、設計値通りの分子層数が得られる。選択
エピのマスク材としては前記のSiN膜とSiO2膜の複合膜
で無くても良く、SiO2膜のみもしくはSiN膜のみでも良
く、Al2O3等の他の材料でも良いのは勿論である。
の工程を示したものである。まずn+基板101上にSiO2膜1
41とSiN膜142をCVD法で形成した後、通常のフォトリソ
グラフィ技術およびエッチング技術により、第５図
（ａ）に示すように、選択成長用のマスク材を形成する
（第１の工程）。その後、同図（ｂ）に示すように、n+
基板101のままでも良いが、場合によってはn+基板101の
露出部に第２の工程としてn+埋め込み領域を形成する。
次いで、n+基板101を成長槽内に配置し第１図と同様にM
LE法により、n+基板101もしくはn+埋め込み領域と同程
度の不純物密度のｎ形バッファー層102をn+基板101の露
出部に形成する（第３の工程）。さらに続けて103〜105
の領域を連続的に形成する。マスク材142の上には多結
晶Si等の析出は全く生じない。同図（ｃ）は、マスク材
のSiN膜142、SiO2膜141およびSi膜115,114,113をエッチ
ングしてＵ溝を形成した断面を示している。マスク材14
2,141の上に析出がないので、このエッチングは極めて
容易である。その後は、前述した第２図と同様な工程
で、同図（ｄ）に示す、UMOS−SITが完成する。第５図
（ａ）のフォトリソグラフィ工程や、n+埋め込み領域を
形成する工程は基板を大気中にさらすことが多い。した
がって、自然酸化膜等が基板表面に形成され、その結果
第２図の場合と同様にバッファー層102の厚みが設計値
よりも薄くなる不都合が生じても、UMOS−SITの動作に
は全く影響を与えない。103〜105の各領域は大気にさら
されずに連続して成長するので、成長しないガス導入サ
イクルは無く、設計値通りの分子層数が得られる。選択
エピのマスク材としては前記のSiN膜とSiO2膜の複合膜
で無くても良く、SiO2膜のみもしくはSiN膜のみでも良
く、Al2O3等の他の材料でも良いのは勿論である。
第６図（ａ）〜（ｃ）は本発明による集積回路製造法の
一例を示すものである。同図（ａ）第１の工程により選
択成長用マスク材のSiN膜142とSiO2膜141が形成され、
さらに、Ｐ基板151の表面にn+埋め込み領域152が第２の
工程により形成された断面を示す。このn+埋め込み領域
152の形成はPOCl3を用いた950〜1050℃での熱拡散や、
31p+もしくは75As+イオン注入およびその後の活性化ア
ニール等の周知の技術により形成すれば良い。その後Ｐ
基板151を成長槽内に配置し、MLE成長を行う。同図
（ｂ）は142,141をマスク材としてMLE法により、n+埋め
込み領域と同程度の不純物密度のn+バッファー層102が
第３の工程により形成され、さらに続いて、n-領域10
3、ｐ領域104、n+領域105が連続的に形成された断面で
ある。その後Ｐ基板151を成長槽から取り出し、第５図
と同様にエッチングや電極形成を行うと同図（ｃ）に示
した完成図となる。
一例を示すものである。同図（ａ）第１の工程により選
択成長用マスク材のSiN膜142とSiO2膜141が形成され、
さらに、Ｐ基板151の表面にn+埋め込み領域152が第２の
工程により形成された断面を示す。このn+埋め込み領域
152の形成はPOCl3を用いた950〜1050℃での熱拡散や、
31p+もしくは75As+イオン注入およびその後の活性化ア
ニール等の周知の技術により形成すれば良い。その後Ｐ
基板151を成長槽内に配置し、MLE成長を行う。同図
（ｂ）は142,141をマスク材としてMLE法により、n+埋め
込み領域と同程度の不純物密度のn+バッファー層102が
第３の工程により形成され、さらに続いて、n-領域10
3、ｐ領域104、n+領域105が連続的に形成された断面で
ある。その後Ｐ基板151を成長槽から取り出し、第５図
と同様にエッチングや電極形成を行うと同図（ｃ）に示
した完成図となる。
第７図（ａ）〜（ｃ）は本発明によるバイポーラトラン
ジスタの製造法の一例を示す。第２図（ａ）および
（ｂ）と同様な工程でn+基板101の上にn+基板101と同程
度の不純物密度のn+バッファー層102、n-領域103、Ｐベ
ース領域104、n+エミッタ領域105をMLE法で形成する。
次いで、第７図（ａ）に示すように、表面の一部をＰベ
ース領域104まで達する切り込み部160を形成し、その後
SiO2膜161をCVD法により形成し、ベースコンタクトホー
ルを開ける。その後、Ｂ（ボロン）をドープした多結晶
シリコン162をCVD法により形成し、フォトリソグラフィ
技術およびエッチング技術によりベース電極部を形成し
た断面が同図（ｂ）である。さらに、エミッタコンタク
トホールを開け、Alを蒸着し、フォトリソグラフィでAl
をエッチングし、エミッタ電極163を形成すれば、同図
（ｃ）に示すようなバイポーラトランジスタが得られ
る。
ジスタの製造法の一例を示す。第２図（ａ）および
（ｂ）と同様な工程でn+基板101の上にn+基板101と同程
度の不純物密度のn+バッファー層102、n-領域103、Ｐベ
ース領域104、n+エミッタ領域105をMLE法で形成する。
次いで、第７図（ａ）に示すように、表面の一部をＰベ
ース領域104まで達する切り込み部160を形成し、その後
SiO2膜161をCVD法により形成し、ベースコンタクトホー
ルを開ける。その後、Ｂ（ボロン）をドープした多結晶
シリコン162をCVD法により形成し、フォトリソグラフィ
技術およびエッチング技術によりベース電極部を形成し
た断面が同図（ｂ）である。さらに、エミッタコンタク
トホールを開け、Alを蒸着し、フォトリソグラフィでAl
をエッチングし、エミッタ電極163を形成すれば、同図
（ｃ）に示すようなバイポーラトランジスタが得られ
る。
尚、以上の例ではｎチャンネルMOS−SITおよびnpnバイ
ポーラトランジスタについて説明したが導電型を逆にし
てＰチャンネルでも良く、pnpバイポーラトランジスタ
でも良いことは勿論である。また、Siデバイスに限ら
ず、Geでも良く、さらにGaAs、InPもしくはInGaAs等の
化合物半導体でも良いことも勿論であり、InPの場合第
２図の酸化膜106を光励起SiO2CVDで形成すれば良好な絶
縁ゲートSITが製造でき、また特にGaAsの場合、第２図
の酸化膜106に相当する部分をGaAsよりも禁制帯幅の大
きなAlGaAs層もしくはZnSe層で形成すれば絶縁ゲート型
SITが製造できる。第２図の酸化膜106に相当する部分を
n-GaAs層およびその上のP+GaAs層の２層構造とすればpn
接合型GaAsSITが製造できる。また、異なる種類の半導
体の連続エピ成長を行い、たとえば第７図で101〜104を
GaAs、105をGaAlAsで形成すれば、周知のヘテロ接合バ
イポーラトランジスタをさらに微細化した構造が実現で
きる。さらに３種類の半導体を連続エピ成長しダブル・
ヘテロ接合を形成しても良いことも、もちろんである。
またヘテロ接合による超格子を形成しても良い。第６図
で102〜105をGaAsとする時は、基板151として半絶縁性
基板を用いることはもちろんである。
ポーラトランジスタについて説明したが導電型を逆にし
てＰチャンネルでも良く、pnpバイポーラトランジスタ
でも良いことは勿論である。また、Siデバイスに限ら
ず、Geでも良く、さらにGaAs、InPもしくはInGaAs等の
化合物半導体でも良いことも勿論であり、InPの場合第
２図の酸化膜106を光励起SiO2CVDで形成すれば良好な絶
縁ゲートSITが製造でき、また特にGaAsの場合、第２図
の酸化膜106に相当する部分をGaAsよりも禁制帯幅の大
きなAlGaAs層もしくはZnSe層で形成すれば絶縁ゲート型
SITが製造できる。第２図の酸化膜106に相当する部分を
n-GaAs層およびその上のP+GaAs層の２層構造とすればpn
接合型GaAsSITが製造できる。また、異なる種類の半導
体の連続エピ成長を行い、たとえば第７図で101〜104を
GaAs、105をGaAlAsで形成すれば、周知のヘテロ接合バ
イポーラトランジスタをさらに微細化した構造が実現で
きる。さらに３種類の半導体を連続エピ成長しダブル・
ヘテロ接合を形成しても良いことも、もちろんである。
またヘテロ接合による超格子を形成しても良い。第６図
で102〜105をGaAsとする時は、基板151として半絶縁性
基板を用いることはもちろんである。
更に、上述のSi,Ge,GaAs以外の他の既知の元素および化
合物半導体物質を有利に使用できる。また、AsおよびＢ
（ボロン）はSiに対して良く知られたドーパントである
けれども、他の既知のＮ型およびＰ型ドーパントをそれ
らに対して代替することができるのは勿論である。ま
た、説明中の数値は一例であり、変更しても何らかまわ
ない。
合物半導体物質を有利に使用できる。また、AsおよびＢ
（ボロン）はSiに対して良く知られたドーパントである
けれども、他の既知のＮ型およびＰ型ドーパントをそれ
らに対して代替することができるのは勿論である。ま
た、説明中の数値は一例であり、変更しても何らかまわ
ない。
以上のように本発明によれば、埋め込み領域形成等の初
期の工程終了後最初に基板もしくは埋め込み領域と同じ
導電型の同じ不純物密度のエピタキシャル成長によるバ
ッファー層形成をMLE法で行なって、その後は大気にさ
らさず次々と所望の構造の単結晶成長層を連続的にMLE
法で形成させるようにしたので、特に薄いエピタキシャ
ル層成長時の基板の欠陥の影響および基板と成長層との
界面の欠陥を影響をバッファー層内にとどめることによ
り、主動作領域に対しては除去することができ、また光
照射により、低温で連続エピタキシャル成長が可能なた
め、単分子層単位の寸法を有する微細かつ複雑な不純物
プロファイルが実現でき、高品質の半導体装置が製造で
きるようになる。さらに本発明によれば、基板もしくは
埋め込み領域と同じ導電型で同じ不純物密度のバッファ
ー層形成を最初に行うので、基板もしくは埋め込み領域
とバッファー層界面の欠陥は発生しにくくなる利点を有
する。また本発明によれば半導体装置の構造に本質的に
影響の無いバッファー層を形成してから、重要な寸法精
度を有する多層構造を成長させているので、たとえ、バ
ッファー層成長時の初期のガス導入サイクルにおいて成
長しないサイクルが存在しても半導体装置の本質的な寸
法や動作には全く影響を与えない利点を有する。したが
って分子層数で構造が設計される超高速半導体装置が容
易にしかも正確に製造できる。
期の工程終了後最初に基板もしくは埋め込み領域と同じ
導電型の同じ不純物密度のエピタキシャル成長によるバ
ッファー層形成をMLE法で行なって、その後は大気にさ
らさず次々と所望の構造の単結晶成長層を連続的にMLE
法で形成させるようにしたので、特に薄いエピタキシャ
ル層成長時の基板の欠陥の影響および基板と成長層との
界面の欠陥を影響をバッファー層内にとどめることによ
り、主動作領域に対しては除去することができ、また光
照射により、低温で連続エピタキシャル成長が可能なた
め、単分子層単位の寸法を有する微細かつ複雑な不純物
プロファイルが実現でき、高品質の半導体装置が製造で
きるようになる。さらに本発明によれば、基板もしくは
埋め込み領域と同じ導電型で同じ不純物密度のバッファ
ー層形成を最初に行うので、基板もしくは埋め込み領域
とバッファー層界面の欠陥は発生しにくくなる利点を有
する。また本発明によれば半導体装置の構造に本質的に
影響の無いバッファー層を形成してから、重要な寸法精
度を有する多層構造を成長させているので、たとえ、バ
ッファー層成長時の初期のガス導入サイクルにおいて成
長しないサイクルが存在しても半導体装置の本質的な寸
法や動作には全く影響を与えない利点を有する。したが
って分子層数で構造が設計される超高速半導体装置が容
易にしかも正確に製造できる。
第１図は本発明の一実施例に係る結晶成長装置の構成
図、第２図〜第７図は第１図の装置を用いて製造される
半導体の製造過程説明図で、第２図（ａ）〜（ｈ）はUM
OS−SITの製造過程説明図、第３図、第４図は他のUMOS
−SITの構造説明図、第５図（ａ）〜（ｄ）は更に別のU
MOS−SIT製造過程説明図、第６図（ａ）〜（ｃ）は集積
回路製造過程説明図、第７図（ａ）〜（ｃ）はバイポー
ラトランジスタの製造過程説明図である。 １……成長槽、２……ゲートバルブ、３……排気装置、
4,5,6……ガス源、7,8,9……バルブ、10,11,12……ノズ
ル、13……基板、14……サセプタ、15……圧力計、16…
…赤外線ランプ、18……石英ガラス、19……光学系、20
……光源、101……Ｎ形シリコン基板、102……Ｎ形シリ
コンバッファ層、152……n+埋め込み領域。
図、第２図〜第７図は第１図の装置を用いて製造される
半導体の製造過程説明図で、第２図（ａ）〜（ｈ）はUM
OS−SITの製造過程説明図、第３図、第４図は他のUMOS
−SITの構造説明図、第５図（ａ）〜（ｄ）は更に別のU
MOS−SIT製造過程説明図、第６図（ａ）〜（ｃ）は集積
回路製造過程説明図、第７図（ａ）〜（ｃ）はバイポー
ラトランジスタの製造過程説明図である。 １……成長槽、２……ゲートバルブ、３……排気装置、
4,5,6……ガス源、7,8,9……バルブ、10,11,12……ノズ
ル、13……基板、14……サセプタ、15……圧力計、16…
…赤外線ランプ、18……石英ガラス、19……光学系、20
……光源、101……Ｎ形シリコン基板、102……Ｎ形シリ
コンバッファ層、152……n+埋め込み領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 壮兵衛 宮城県仙台市霊屋下１番３号 (56)参考文献 特開 昭55−130896（ＪＰ，Ａ) 特開 昭58−98917（ＪＰ，Ａ) 「日経エレクトロニクス」，1981年11月 ９日号，Ｐ．86−91
Claims (4)
- 【請求項１】成長槽内に配置した基板上に原料ガスをそ
れぞれノズルを介して交互に導入する操作を繰り返すこ
とにより半導体装置を製造する方法において、 Si基板を前記成長槽内に配置して720℃〜800℃に加熱
し、該成長槽内にSiH2Cl2を10-1〜10-4Pa、水素を10-2
〜10-4Paの圧力範囲で交互に導入し、前記Si基板表面上
での交換表面反応を実現して１サイクルに付き１分子層
のSi単結晶を形成するサイクルを所定回数繰り返すと共
に、前記SiH2Cl2の導入に同期して所定の導電型ドーパ
ントガスを導入して前記Si基板上に前記Si基板と同程度
の不純物密度を有する半導体層を所定の分子層数形成す
ることによりバッファー層を形成させた後、該バッファ
ー層の上に所望の半導体層を形成させることを特徴とす
る半導体装置の製造方法。 - 【請求項２】前記Si基板の少なく共一部には、n+層が形
成されていることを特徴とする特許請求の範囲第１項に
記載の半導体装置の製造方法。 - 【請求項３】前記Si基板には、絶縁物のマスク材でパタ
ーンが形成されていること特徴とする特許請求の範囲第
１項に記載の半導体装置の製造方法。 - 【請求項４】成長槽内に配置した基板上に原料ガスをそ
れぞれノズルを介して交互に導入する操作を繰り返すこ
とにより半導体装置を製造する方法において、 Si基板を前記成長槽内に配置して720℃〜800℃に加熱
し、該成長槽内にSiH2Cl2を10-1〜10-4Pa、水素を10-2
〜10-4Paの圧力範囲で交互に導入すると共に、前記Si基
板の表面に紫外光を照射し、前記Si基板表面上での交換
表面反応を実現して１サイクルに付き１分子層のSi単結
晶を形成するサイクルを所定回数繰り返すと共に、前記
SiH2Cl2の導入に同期して所定の導電型ドーパントガス
を導入して前記Si基板上に前記Si基板と同程度の不純物
密度を有する半導体層を所定の分子層数形成することに
よりバッファー層を形成させた後、該バッファー層の上
に所望の半導体層を形成させることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59153967A JPH0782990B2 (ja) | 1984-07-26 | 1984-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59153967A JPH0782990B2 (ja) | 1984-07-26 | 1984-07-26 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5037349A Division JP2660182B2 (ja) | 1993-02-03 | 1993-02-03 | ＧａＡｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6134921A JPS6134921A (ja) | 1986-02-19 |
| JPH0782990B2 true JPH0782990B2 (ja) | 1995-09-06 |
Family
ID=15573982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59153967A Expired - Lifetime JPH0782990B2 (ja) | 1984-07-26 | 1984-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782990B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218621A (ja) * | 1989-11-30 | 1991-09-26 | Toshiba Corp | 薄膜の選択成長方法及び薄膜の選択成長装置 |
| JPH0817161B2 (ja) * | 1992-11-06 | 1996-02-21 | 新技術事業団 | 超格子半導体装置の製造方法 |
| JP2567331B2 (ja) * | 1992-11-06 | 1996-12-25 | 新技術事業団 | 化合物半導体単結晶薄膜の成長法 |
| JP2660182B2 (ja) * | 1993-02-03 | 1997-10-08 | 科学技術振興事業団 | ＧａＡｓ半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI57975C (fi) * | 1979-02-28 | 1980-11-10 | Lohja Ab Oy | Foerfarande och anordning vid uppbyggande av tunna foereningshinnor |
| JPS5898917A (ja) * | 1981-12-09 | 1983-06-13 | Seiko Epson Corp | 原子層エビタキシヤル装置 |
-
1984
- 1984-07-26 JP JP59153967A patent/JPH0782990B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 「日経エレクトロニクス」，１９８１年１１月９日号，Ｐ．８６−９１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6134921A (ja) | 1986-02-19 |
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