JPS63177419A - 薄膜形成方法 - Google Patents
薄膜形成方法Info
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- JPS63177419A JPS63177419A JP773787A JP773787A JPS63177419A JP S63177419 A JPS63177419 A JP S63177419A JP 773787 A JP773787 A JP 773787A JP 773787 A JP773787 A JP 773787A JP S63177419 A JPS63177419 A JP S63177419A
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- 239000010409 thin film Substances 0.000 title claims abstract description 84
- 238000000034 method Methods 0.000 title claims description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 239000010408 film Substances 0.000 claims abstract description 24
- 238000006243 chemical reaction Methods 0.000 claims abstract description 12
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 claims abstract description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical group [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 claims 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical group [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 23
- QUZPNFFHZPRKJD-UHFFFAOYSA-N germane Chemical compound [GeH4] QUZPNFFHZPRKJD-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052986 germanium hydride Inorganic materials 0.000 abstract description 2
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 238000001459 lithography Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910006160 GeF4 Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010574 gas phase reaction Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000006722 reduction reaction Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- PPMWWXLUCOODDK-UHFFFAOYSA-N tetrafluorogermane Chemical compound F[Ge](F)(F)F PPMWWXLUCOODDK-UHFFFAOYSA-N 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、薄膜形成方法に関し、特に、半導体上に薄膜
を選択的に形成するようにした薄膜形成方法に関するも
のである。
を選択的に形成するようにした薄膜形成方法に関するも
のである。
（従来技術〕
従来、タングステン（Ｗ）等の耐熱性金屑をガリウムヒ
素（ＧａＡｓ）上に形成するにあたっては、スパッタ法
又は真空蒸着法が広く用いられている。また、化学気相
反応法（以下ｒＣＶＤ法」と記す）によりＷを形成した
報告例（例えば、第３１回応用物理学関係連合講演会講
演予稿集ｐ。
素（ＧａＡｓ）上に形成するにあたっては、スパッタ法
又は真空蒸着法が広く用いられている。また、化学気相
反応法（以下ｒＣＶＤ法」と記す）によりＷを形成した
報告例（例えば、第３１回応用物理学関係連合講演会講
演予稿集ｐ。
５３７）もある。しかし、このＣＶＤ法に関しては、Ｇ
ａ Ａ ｓ上においてはＷの全面成長が報告されてい
るだけである。
ａ Ａ ｓ上においてはＷの全面成長が報告されてい
るだけである。
第６図に示すように、例えばＧ ａ Ａ ｓ基板のよう
な半導体基板１上に溝２ａを有する例えばＳｉＯ２膜の
ような絶縁膜２を設けた状態で薄膜を形成し、これによ
り溝２ａに露出している半導体基板１上に薄膜を形成す
る場合を考える。この場合。
な半導体基板１上に溝２ａを有する例えばＳｉＯ２膜の
ような絶縁膜２を設けた状態で薄膜を形成し、これによ
り溝２ａに露出している半導体基板１上に薄膜を形成す
る場合を考える。この場合。
前記ＣＶＤ法、スパッタ法、真空蒸着法等を用いて例え
ばＷを堆積すると、溝２ａに露出した半導体基板１及び
絶縁膜２の全面にＷ薄膜３が形成されてしまうため、こ
の薄膜３のうちの余分な部分を後工程によりエツチング
除去する必要がある。
ばＷを堆積すると、溝２ａに露出した半導体基板１及び
絶縁膜２の全面にＷ薄膜３が形成されてしまうため、こ
の薄膜３のうちの余分な部分を後工程によりエツチング
除去する必要がある。
また１例えばスパッタ法でＷの全面成長を行った場合、
溝２ａの内部では一般的に成長速度が遅いため、Ｗ薄膜
３はこの溝２ａの内部には薄く、絶縁膜２上には厚く成
長する。さらに成長を続けると、薄膜３の溝２ａにおけ
るオーバーハング部が第７図に示すように横方向でつな
がるため、溝２ａの上方がふさがってしまい空洞が形成
される。
溝２ａの内部では一般的に成長速度が遅いため、Ｗ薄膜
３はこの溝２ａの内部には薄く、絶縁膜２上には厚く成
長する。さらに成長を続けると、薄膜３の溝２ａにおけ
るオーバーハング部が第７図に示すように横方向でつな
がるため、溝２ａの上方がふさがってしまい空洞が形成
される。
そして、この空洞が溝２ａに残ったまま、薄膜３はこの
空洞の部分ではこれ以上成長しなくなってしまう。
空洞の部分ではこれ以上成長しなくなってしまう。
このような現象のため、スパッタ法は、例えば溝２ａの
深さ１〜０．５μｍ、幅が０．３μｍ以下の場合には適
用するのが難しく、溝２ａの幅に対する深さの比（アス
ペクト比）を大きくとることができないという欠点を有
していた。
深さ１〜０．５μｍ、幅が０．３μｍ以下の場合には適
用するのが難しく、溝２ａの幅に対する深さの比（アス
ペクト比）を大きくとることができないという欠点を有
していた。
さらに、上述した従来のＣＶＤ法、スパッタ法、蒸着法
等のように、溝２ａに露出した半導体基板１と絶縁膜２
との全表面に薄膜３を成長させる場合には、たとえ溝２
ａにＷを埋め込むことができたとしても、この溝２ａに
のみＷを選択的に埋め込むことはできない。このため、
薄膜３を用いて例えばＭＥＳＦＥ’Ｉ”のゲート電極を
形成する場合。
等のように、溝２ａに露出した半導体基板１と絶縁膜２
との全表面に薄膜３を成長させる場合には、たとえ溝２
ａにＷを埋め込むことができたとしても、この溝２ａに
のみＷを選択的に埋め込むことはできない。このため、
薄膜３を用いて例えばＭＥＳＦＥ’Ｉ”のゲート電極を
形成する場合。
このゲート電極を溝２ａに対して自己整合的に形成する
ことができない。この問題を第８図〜第１０図にもとづ
いて説明する。
ことができない。この問題を第８図〜第１０図にもとづ
いて説明する。
すなわち、従来のゲート電極の形成方法においては、第
８図に示すように、まず半導体基板１上に溝２ａを有す
る絶縁膜２を形成した後、例えばＷの薄［３をＣＶＤ法
、スパッタ法、蒸着法等により全面に成長する。次に第
９図に示すように。
８図に示すように、まず半導体基板１上に溝２ａを有す
る絶縁膜２を形成した後、例えばＷの薄［３をＣＶＤ法
、スパッタ法、蒸着法等により全面に成長する。次に第
９図に示すように。
リソグラフィ技術を用いて所定形状のレジストパターン
４を形成した後、このレジストパターン４をマスクとし
て薄膜３をエツチングすることにより余分な部分を除去
し、この後レジストパターン４を除去して第１０図に示
すように所定形状の薄膜３から成るゲート電極を形成す
る。
４を形成した後、このレジストパターン４をマスクとし
て薄膜３をエツチングすることにより余分な部分を除去
し、この後レジストパターン４を除去して第１０図に示
すように所定形状の薄膜３から成るゲート電極を形成す
る。
この場合、リソグラフィの際にフォトマスクの合わせ余
裕がどうしても必要なため、ゲート電極は溝２ａの近傍
における絶縁膜２上に延在した丁字形の形状になり、ゲ
ート電極が絶縁膜２と重なるのを避けることができない
。この重なりの大きさは、使用する露光装置の合わせ精
度により大きく異なるが、例えば０．２〜１μｍ程度と
なる。
裕がどうしても必要なため、ゲート電極は溝２ａの近傍
における絶縁膜２上に延在した丁字形の形状になり、ゲ
ート電極が絶縁膜２と重なるのを避けることができない
。この重なりの大きさは、使用する露光装置の合わせ精
度により大きく異なるが、例えば０．２〜１μｍ程度と
なる。
このような重なりがあると、ゲート電極と半導体基板１
との間に容量ＣｇＳ１− Ｃｇｓ３が形成されるため、
これらの寄生容量が本来のゲート容量Ｃｇｓ２に付加さ
れる（第１０図参照）。この結果１合成のゲート容量Ｃ
ｇＳは。
との間に容量ＣｇＳ１− Ｃｇｓ３が形成されるため、
これらの寄生容量が本来のゲート容量Ｃｇｓ２に付加さ
れる（第１０図参照）。この結果１合成のゲート容量Ｃ
ｇＳは。
Ｃｇｓ＝ Ｃｇｓ、 ＋ Ｃｇｓ２＋ Ｃｇｓ、
（１）となる。このように重なりに起因する寄生容量
Ｃｇｓｘ、Ｃｇｓ、が付加されるため、素子の動作速度
が低下し、素子性能を劣化させる。すなわち、素子のス
イッチング時間τ３は次式で表される。
（１）となる。このように重なりに起因する寄生容量
Ｃｇｓｘ、Ｃｇｓ、が付加されるため、素子の動作速度
が低下し、素子性能を劣化させる。すなわち、素子のス
イッチング時間τ３は次式で表される。
ａＶ
ここで、ｖＬは論理振幅、ｉａｖは素子の動作中に流れ
る平均電流である。寄生容量Ｃｇｓｉ、 Ｃｇｓ、の付
加によるＣｇｓの増大により、上記（２）式に従いτ８
が増大するため、この素子によりＬＳＩを構成した場合
、その動作速度が制限される。
る平均電流である。寄生容量Ｃｇｓｉ、 Ｃｇｓ、の付
加によるＣｇｓの増大により、上記（２）式に従いτ８
が増大するため、この素子によりＬＳＩを構成した場合
、その動作速度が制限される。
上述の寄生容量を減らす一つの方法として選択成長法を
利用することが考えられるが、現在、この選択成長法と
しては有効な方法は提案されていない。
利用することが考えられるが、現在、この選択成長法と
しては有効な方法は提案されていない。
本発明は、前記従来技術で述べた種々の問題点を一挙に
解決するためになされたものである。
解決するためになされたものである。
本発明の目的は、半導体の表面にのみ薄膜を選択的に形
成することができる技術を提供することにある。
成することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、それ自体が選択成長可能であり、かつ薄膜の
成長の選択性を増大させる中間層を前記薄膜の形成前に
半導体の表面にのみあらかじめ形成するようにしている
。
成長の選択性を増大させる中間層を前記薄膜の形成前に
半導体の表面にのみあらかじめ形成するようにしている
。
従来技術では、選択成長を行わせるために積極的に成長
の選択性を上げるための中間層の利用は見られなかった
。
の選択性を上げるための中間層の利用は見られなかった
。
上記した手段によれば、中間層の存在により、この中間
層の部分にのみ薄膜を選択成長させることができるので
、半導体上にのみ薄膜を選択的に形成することができる
。
層の部分にのみ薄膜を選択成長させることができるので
、半導体上にのみ薄膜を選択的に形成することができる
。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全図において、同一機能
を有するものには同一符号を付け、その繰り返しの説明
は省略する。
を有するものには同一符号を付け、その繰り返しの説明
は省略する。
第１図〜第３図は、本発明の一実施例による薄膜形成方
法を工程順に説明するための断面図であつる６ 第１図に示すように、まず例えばＧａＡｓ基板のような
半導体基板１上に例えばＳ ｉ Ｏ，膜やＳｉ’ｘＮｙ
のような絶縁膜２（マスク）を形成した後、この絶縁膜
２の所定部分をエツチング除去して溝２ａを形成する。
法を工程順に説明するための断面図であつる６ 第１図に示すように、まず例えばＧａＡｓ基板のような
半導体基板１上に例えばＳ ｉ Ｏ，膜やＳｉ’ｘＮｙ
のような絶縁膜２（マスク）を形成した後、この絶縁膜
２の所定部分をエツチング除去して溝２ａを形成する。
次に、半導体基板１を反応炉内に収容し、この半導体基
板１を例えば３００〜５００℃程度の温度に加熱した状
態において、例えばＧｅＨ，（原料ガス）、Ｈ２（キャ
リアガス）を例えば全圧４Ｘ１０−３ａｔｍ、ＧｅＨ４
分圧３Ｘ１０−’ａｔｍの状態でこの反応炉内に供給す
る。これによって気相反応によりＧｅの堆積が生じるが
、Ｇｅは絶縁膜２上には堆積せず、溝２ａに露出してい
る半導体基板１上にのみ堆積する。この結果、第２図に
示すように、この溝２ａにおける半導体基板１上にのみ
選択的にＧｅの薄膜５が形成される。なお、このＧｅの
形成についての詳細は、例えばイクステンディドアブス
トラクトオブエイティーンスコンフアレンスオブソリッ
ドステートディバイスアンドマティーリアルズ、トーキ
ヨー１９８６年、第１２９頁（Ｅｘｔｅｎｄｅｄ Ａｂ
ｓｔｒａｃｔ ｏｆ １８ｔｈＣｏｎｆｅｒｅｎｃｅ
ｏｆ ５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ
Ｍａｔｅｒｉａｌｓ、Ｔｏｋｙｏ １９８６ 、 ｐ
、７１９）に記載されている。
板１を例えば３００〜５００℃程度の温度に加熱した状
態において、例えばＧｅＨ，（原料ガス）、Ｈ２（キャ
リアガス）を例えば全圧４Ｘ１０−３ａｔｍ、ＧｅＨ４
分圧３Ｘ１０−’ａｔｍの状態でこの反応炉内に供給す
る。これによって気相反応によりＧｅの堆積が生じるが
、Ｇｅは絶縁膜２上には堆積せず、溝２ａに露出してい
る半導体基板１上にのみ堆積する。この結果、第２図に
示すように、この溝２ａにおける半導体基板１上にのみ
選択的にＧｅの薄膜５が形成される。なお、このＧｅの
形成についての詳細は、例えばイクステンディドアブス
トラクトオブエイティーンスコンフアレンスオブソリッ
ドステートディバイスアンドマティーリアルズ、トーキ
ヨー１９８６年、第１２９頁（Ｅｘｔｅｎｄｅｄ Ａｂ
ｓｔｒａｃｔ ｏｆ １８ｔｈＣｏｎｆｅｒｅｎｃｅ
ｏｆ ５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ
Ｍａｔｅｒｉａｌｓ、Ｔｏｋｙｏ １９８６ 、 ｐ
、７１９）に記載されている。
次に、半導体基板１を例えば３００〜５００℃程度の温
度に加熱した状態において、ＷＦｓ（原料ガス）及び例
えばＨｅやＡｒのような不活性ガス（キャリアガス）を
例えば全圧約７×１０°”ａｔｍ、ＷＦｓ分圧約９Ｘ１
０−”ａｔｍの状態で反応炉内に供給する。これにより
、先に堆積したＧｅ薄膜５とＷＦ、との間で ＷＦ、＋（３／２）Ｇ ｅ −＋ Ｗ＋（３／２）Ｇ
ｅ Ｆ、↑ （３）の反応式で示されるＷＦ、のＧｅ還
元反応が生ずる。この反応式（３）中のＧｅＦ４は揮発
性であるので、第３図に示すように、Ｇｅ薄膜５上には
Ｗの薄膜３のみが成長する。一方、絶縁膜２上にはＧｅ
が存在しないので、この反応式（３）で示される反応は
起きず、従って絶縁膜２上にはＷは成長しない、これに
よって、Ｇｅ薄１１１５上にのみ選択的にＷ薄膜３を成
長させることができる。このように、Ｗ薄膜３の形成前
に溝２ａにおける半導体基板１上に、成長の選択性を増
大させる中間層としてＧｅ薄膜５をあらかじめ形成して
おくことにより、Ｗ薄膜３を溝２ａの内部にのみ容易に
選択的に形成することができる。また、この選択成長の
マスクである絶縁膜２とＷ薄膜３との間にすき間ができ
ないため、素子表面の平坦化が容易である。しかも、リ
ソグラフィーを用いることなく溝２ａにＷを埋め込むこ
とができるため、工程の簡略化を図ることができるのみ
ならず、マスク合わせが不要となることによりプロセス
の自己整合化を図ることができる。これによって、素子
全体の寸法を小さくすることができると共に、薄膜３と
絶縁膜２との重なりに起因する寄生容量が生じることに
よる容量の増大を防止することができる。
度に加熱した状態において、ＷＦｓ（原料ガス）及び例
えばＨｅやＡｒのような不活性ガス（キャリアガス）を
例えば全圧約７×１０°”ａｔｍ、ＷＦｓ分圧約９Ｘ１
０−”ａｔｍの状態で反応炉内に供給する。これにより
、先に堆積したＧｅ薄膜５とＷＦ、との間で ＷＦ、＋（３／２）Ｇ ｅ −＋ Ｗ＋（３／２）Ｇ
ｅ Ｆ、↑ （３）の反応式で示されるＷＦ、のＧｅ還
元反応が生ずる。この反応式（３）中のＧｅＦ４は揮発
性であるので、第３図に示すように、Ｇｅ薄膜５上には
Ｗの薄膜３のみが成長する。一方、絶縁膜２上にはＧｅ
が存在しないので、この反応式（３）で示される反応は
起きず、従って絶縁膜２上にはＷは成長しない、これに
よって、Ｇｅ薄１１１５上にのみ選択的にＷ薄膜３を成
長させることができる。このように、Ｗ薄膜３の形成前
に溝２ａにおける半導体基板１上に、成長の選択性を増
大させる中間層としてＧｅ薄膜５をあらかじめ形成して
おくことにより、Ｗ薄膜３を溝２ａの内部にのみ容易に
選択的に形成することができる。また、この選択成長の
マスクである絶縁膜２とＷ薄膜３との間にすき間ができ
ないため、素子表面の平坦化が容易である。しかも、リ
ソグラフィーを用いることなく溝２ａにＷを埋め込むこ
とができるため、工程の簡略化を図ることができるのみ
ならず、マスク合わせが不要となることによりプロセス
の自己整合化を図ることができる。これによって、素子
全体の寸法を小さくすることができると共に、薄膜３と
絶縁膜２との重なりに起因する寄生容量が生じることに
よる容量の増大を防止することができる。
従って、素子の高速動作化を図ることができる。
また、本実施例による薄膜３の形成方法は、全面成長に
比べてより微細な高アスペクト比の溝２ａに適用するこ
とも可能である。なお、中間層としてのＧｅ薄膜５が半
導体基板１上に存在しない場合には、ＷＦ６と不活性ガ
スとが存在してもＷの堆積が生じないことは言うまでも
ない。
比べてより微細な高アスペクト比の溝２ａに適用するこ
とも可能である。なお、中間層としてのＧｅ薄膜５が半
導体基板１上に存在しない場合には、ＷＦ６と不活性ガ
スとが存在してもＷの堆積が生じないことは言うまでも
ない。
次に、前記反応式（３）に示される過程の詳細を述べ、
最終的に中間層のＧｅ薄膜５を残さない場合と残して３
層構造にする場合とに言及する。
最終的に中間層のＧｅ薄膜５を残さない場合と残して３
層構造にする場合とに言及する。
第４図は、 Ｇ ａ Ａ ｓ基板のような半導体基板１
上に例えばＧｅ薄膜５を成長した状態を示し、第５図は
、第４図に示すＧｅ薄膜５上に本実施例による方法によ
りＷの成長を行った状態を示す。
上に例えばＧｅ薄膜５を成長した状態を示し、第５図は
、第４図に示すＧｅ薄膜５上に本実施例による方法によ
りＷの成長を行った状態を示す。
第５図に示すように、Ｗの成長前のＧｅ薄膜５の表面は
一点鎖線で示す位置（第４図のＯｓ薄膜５の表面に対応
する）にあったが、Ｗの成長後には、このＧｅ薄膜５の
うちの厚さＱの部分は反応式（３）で示されるようにＷ
Ｆ、どの反応によりＧｅＦ、どなって揮発除去される結
果、成長後はＷにおきかわった領域である。この際に消
費されたＧｅの原子数は、Ｗの原子数に比して常に一定
の比を保つ（原子数比でＧｅ ：Ｗ＝１．５ ： １）
。
一点鎖線で示す位置（第４図のＯｓ薄膜５の表面に対応
する）にあったが、Ｗの成長後には、このＧｅ薄膜５の
うちの厚さＱの部分は反応式（３）で示されるようにＷ
Ｆ、どの反応によりＧｅＦ、どなって揮発除去される結
果、成長後はＷにおきかわった領域である。この際に消
費されたＧｅの原子数は、Ｗの原子数に比して常に一定
の比を保つ（原子数比でＧｅ ：Ｗ＝１．５ ： １）
。
この場合、すでに成長しているＷ薄膜３を通じて中間層
のＧｅ薄膜Ｓ中のＧｅが拡散によってこのＷ薄膜３の表
面に供給され、この表面で反応式（３）で示される反応
が進むことによりＷの堆積が進行する。従って、すでに
形成されたＷ薄膜３がある程度以上厚くなると、このＷ
薄膜３の表面へのＧｅの輸送が無視し得る程小さくなる
ので、ある程度以上の膜厚のＷ薄膜３は成長しにくくな
る。
のＧｅ薄膜Ｓ中のＧｅが拡散によってこのＷ薄膜３の表
面に供給され、この表面で反応式（３）で示される反応
が進むことによりＷの堆積が進行する。従って、すでに
形成されたＷ薄膜３がある程度以上厚くなると、このＷ
薄膜３の表面へのＧｅの輸送が無視し得る程小さくなる
ので、ある程度以上の膜厚のＷ薄膜３は成長しにくくな
る。
つまり、Ｗの成長膜厚は飽和傾向を示し、通常。
数１００人の一定値に近づく。従って、Ｇｅの消費量も
温度一定の時、成長時間に対して飽和し。
温度一定の時、成長時間に対して飽和し。
一定量以上のＧｅは消費されない。この時の消費される
Ｇｅの最大膜厚をＧｅの臨界膜厚という。
Ｇｅの最大膜厚をＧｅの臨界膜厚という。
このＧｅの臨界膜厚以下にＧｅ薄膜５の初期の膜厚を設
定しておけば、Ｇｓは全部消費されてＷ薄膜３と半導体
基板１との例えばＷ ／ Ｇ ａ Ａ ｓ直接接合が形
成される。このＷ ／ Ｇ ａ Ａ ｓ構造はショット
キー（Ｓｃｈｏｔｔｋｙ）特性を示し、ＭＥＳＦＥＴの
ゲート形成に応用することができる。
定しておけば、Ｇｓは全部消費されてＷ薄膜３と半導体
基板１との例えばＷ ／ Ｇ ａ Ａ ｓ直接接合が形
成される。このＷ ／ Ｇ ａ Ａ ｓ構造はショット
キー（Ｓｃｈｏｔｔｋｙ）特性を示し、ＭＥＳＦＥＴの
ゲート形成に応用することができる。
また、Ｇｅ薄膜５の膜厚をＧｅの臨界膜厚以上に設定し
ておけば、Ｇｅは全部消費されないため、例えばＷ ／
Ｇ ｅ ／ Ｇ ａ Ａ ｓの三層構造を実現するこ
とができる。このＷ ／ Ｇ ａ ／ Ｇ ａ Ａ ｓ
構造は、Ｇｅをｎ型高不純物濃度層にすることにより、
オーミック電極として使用することができる。
ておけば、Ｇｅは全部消費されないため、例えばＷ ／
Ｇ ｅ ／ Ｇ ａ Ａ ｓの三層構造を実現するこ
とができる。このＷ ／ Ｇ ａ ／ Ｇ ａ Ａ ｓ
構造は、Ｇｅをｎ型高不純物濃度層にすることにより、
オーミック電極として使用することができる。
なお、第５図においてＷ薄膜８の膜厚の方が消費された
Ｇｅの膜厚Ｑよりも大きくなっているが、必ずしもこの
ようになるとは限らない。
Ｇｅの膜厚Ｑよりも大きくなっているが、必ずしもこの
ようになるとは限らない。
以上１本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、本発明は、Ｗ薄膜３以外の耐熱性金属。
例えばモリブデン（ＭＯ）の薄膜の選択成長に適用する
こともできる。
こともできる。
以上説明したように、本発明によれば、以下に述べるよ
うな効果を得ることができる。
うな効果を得ることができる。
すなわち、それ自体が選択成長可能であり、かつ薄膜の
成長の選択性を増大させる中間層を前記薄膜の形成前に
半導体の表面にのみあらかじめ形成するようにしている
ので、半導体上にのみ薄膜を選択的に形成することがで
きる。また、中間層の膜厚を制御することにより、半導
体／薄膜構造や薄膜／中間層／半導体の三層構造を形成
することができる。また、リソグラフィーを用いる必要
がないため、プロセスの自己整合化を図ることができる
。これによって素子全体の寸法を小さくすることができ
ると共に、容量の増大を防止することができる。
成長の選択性を増大させる中間層を前記薄膜の形成前に
半導体の表面にのみあらかじめ形成するようにしている
ので、半導体上にのみ薄膜を選択的に形成することがで
きる。また、中間層の膜厚を制御することにより、半導
体／薄膜構造や薄膜／中間層／半導体の三層構造を形成
することができる。また、リソグラフィーを用いる必要
がないため、プロセスの自己整合化を図ることができる
。これによって素子全体の寸法を小さくすることができ
ると共に、容量の増大を防止することができる。
第１図〜第３図は、本発明の一実施例による薄膜形成方
法を工程順に説明するための断面図、第４図及び第５図
は、第１図〜第３図に示す薄膜形成方法における反応過
程の詳細を説明するための断面図、 第６図及び第７図は、従来の薄膜形成方法を説明するた
めの断面図、 第８図〜第１０図は、ＭＥＳＦＥＴのゲート電極を形成
するための従来の方法を工程順に説明するための断面図
である。 図中、１・・・半導体基板、２・・・絶縁膜（マスク）
、２ａ・・・溝、３・・・Ｗ薄膜、４・・・レジストパ
ターン、５・・・Ｇｅ薄膜（中間層）である。
法を工程順に説明するための断面図、第４図及び第５図
は、第１図〜第３図に示す薄膜形成方法における反応過
程の詳細を説明するための断面図、 第６図及び第７図は、従来の薄膜形成方法を説明するた
めの断面図、 第８図〜第１０図は、ＭＥＳＦＥＴのゲート電極を形成
するための従来の方法を工程順に説明するための断面図
である。 図中、１・・・半導体基板、２・・・絶縁膜（マスク）
、２ａ・・・溝、３・・・Ｗ薄膜、４・・・レジストパ
ターン、５・・・Ｇｅ薄膜（中間層）である。
Claims (4)
- （１）半導体の表面をこの半導体と異なる材料から成る
マスクにより部分的に覆い、露出している前記半導体の
表面にのみ選択的に薄膜を形成するようにした薄膜形成
方法において、それ自体が選択成長可能であり、かつ前
記薄膜の成長の選択性を増大させる中間層を前記薄膜の
形成前に前記半導体の表面にのみあらかじめ形成するよ
うにしたことを特徴とする薄膜形成方法。 - （２）前記中間層が前記薄膜の形成時に反応によりなく
なり、これにより前記薄膜と前記半導体とが直接接触し
た構造となることを特徴とする特許請求の範囲第１項記
載の薄膜形成方法。 - （３）前記中間層が前記薄膜形成後においても前記半導
体上に残されることを特徴とする特許請求の範囲第１項
記載の薄膜形成方法。 - （４）前記半導体がガリウムヒ素であり、前記マスクが
絶縁膜であり、前記中間層がゲルマニウム薄膜であり、
前記薄膜がタングステン膜又はモリブデン膜であること
を特徴とする特許請求の範囲第１項〜第３項のいずれか
一項記載の薄膜形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP773787A JPS63177419A (ja) | 1987-01-16 | 1987-01-16 | 薄膜形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP773787A JPS63177419A (ja) | 1987-01-16 | 1987-01-16 | 薄膜形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63177419A true JPS63177419A (ja) | 1988-07-21 |
Family
ID=11674014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP773787A Pending JPS63177419A (ja) | 1987-01-16 | 1987-01-16 | 薄膜形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63177419A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258217A (ja) * | 1988-08-24 | 1990-02-27 | Nippon Telegr & Teleph Corp <Ntt> | 金属膜の形成方法 |
| US5021363A (en) * | 1989-09-07 | 1991-06-04 | Laboratories Incorporated | Method of selectively producing conductive members on a semiconductor surface |
| JPH07176485A (ja) * | 1991-06-12 | 1995-07-14 | Internatl Business Mach Corp <Ibm> | 基板上にＧｅを堆積させる方法および半導体デバイスの製造方法 |
-
1987
- 1987-01-16 JP JP773787A patent/JPS63177419A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258217A (ja) * | 1988-08-24 | 1990-02-27 | Nippon Telegr & Teleph Corp <Ntt> | 金属膜の形成方法 |
| US5021363A (en) * | 1989-09-07 | 1991-06-04 | Laboratories Incorporated | Method of selectively producing conductive members on a semiconductor surface |
| JPH07176485A (ja) * | 1991-06-12 | 1995-07-14 | Internatl Business Mach Corp <Ibm> | 基板上にＧｅを堆積させる方法および半導体デバイスの製造方法 |
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