JPH02192127A - Ｔ型ゲート形状を有する自己整合ｍｅｓｆｅｔの製造方法 - Google Patents
Ｔ型ゲート形状を有する自己整合ｍｅｓｆｅｔの製造方法Info
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- JPH02192127A JPH02192127A JP1310806A JP31080689A JPH02192127A JP H02192127 A JPH02192127 A JP H02192127A JP 1310806 A JP1310806 A JP 1310806A JP 31080689 A JP31080689 A JP 31080689A JP H02192127 A JPH02192127 A JP H02192127A
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims abstract description 50
- 239000010408 film Substances 0.000 claims abstract description 32
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 28
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 28
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 26
- 239000010937 tungsten Substances 0.000 claims abstract description 26
- 239000010409 thin film Substances 0.000 claims abstract description 21
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 238000005468 ion implantation Methods 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 5
- 229910052786 argon Inorganic materials 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 abstract description 5
- 239000000126 substance Substances 0.000 abstract description 5
- 238000007789 sealing Methods 0.000 abstract description 4
- 239000007792 gaseous phase Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000001994 activation Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000011109 contamination Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910005091 Si3N Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28581—Deposition of Schottky electrodes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置およびその製造方法に関し、更に詳
細にはシリコン（Ｓｉ）薄膜を使用したタングステン（
Ｗ）の選択的化学気相成長によりＴ型ゲートを有する自
己整合（Ｓｅｌｆ−Ａｌｉｇｎｅｄ）ＭＥＳＦＥＴ形成
方法に関するものである。
細にはシリコン（Ｓｉ）薄膜を使用したタングステン（
Ｗ）の選択的化学気相成長によりＴ型ゲートを有する自
己整合（Ｓｅｌｆ−Ａｌｉｇｎｅｄ）ＭＥＳＦＥＴ形成
方法に関するものである。
従来の自己整合ＭＥＳＦＥＴはＴ型多層レジストや耐熱
性金属を使用してゲート電極とｎ＋層間隔を調整するこ
とができる構造としてゲート金属エツジ（ｅｄｇｅ）の
直下まで０４層を形成してｎ層表面の空乏層に起因した
寄生抵抗を減少させることができると同時に、ゲート電
極下へのｎ１層の横方向拡散を抑制させて少ないゲート
寄生容量を有することを特徴としている。
性金属を使用してゲート電極とｎ＋層間隔を調整するこ
とができる構造としてゲート金属エツジ（ｅｄｇｅ）の
直下まで０４層を形成してｎ層表面の空乏層に起因した
寄生抵抗を減少させることができると同時に、ゲート電
極下へのｎ１層の横方向拡散を抑制させて少ないゲート
寄生容量を有することを特徴としている。
代表的な従来の自己整合ＭＥＳＦＥＴにはＳへＩＮＴ（
Ｓｅｌｆ−八Ｉｉｇｎｅｄ Ｉｍｐｌａｎｔａｔｉｏ
ｎ ｏｆ Ｎ”−１ａｙｅｒＴｅｃｈｎｏｌｏｇｙ
）構造とＳＡＣ５ＥＴ（Ｓｉｄｅｗａｌｌ−Ａｓｓｉｓ
ｔｅｄＣｌｏｓｅｌｙ−５ｐａｃｅｄ Ｅｌｅｃｔｒｏ
ｄｅ Ｔｅｃｈｎｏｌｏｇｙ）構造がある。
Ｓｅｌｆ−八Ｉｉｇｎｅｄ Ｉｍｐｌａｎｔａｔｉｏ
ｎ ｏｆ Ｎ”−１ａｙｅｒＴｅｃｈｎｏｌｏｇｙ
）構造とＳＡＣ５ＥＴ（Ｓｉｄｅｗａｌｌ−Ａｓｓｉｓ
ｔｅｄＣｌｏｓｅｌｙ−５ｐａｃｅｄ Ｅｌｅｃｔｒｏ
ｄｅ Ｔｅｃｈｎｏｌｏｇｙ）構造がある。
しかしながら、従来の５ＡＩＮＴ ＭＥＳＦＥＴにおい
ては、ゲート形成のためにＴ型多層レジストを使用する
工程および、ダーミゲート（ｄｕｍｍｙ ｇａｔｅ）を
除去した後にそこに実際に利用されるゲートを形成する
工程の複雑性とともに、活性化工程で密封膜を別途に形
成して砒素（Ａｓ）の揮発を防止しなければならない。
ては、ゲート形成のためにＴ型多層レジストを使用する
工程および、ダーミゲート（ｄｕｍｍｙ ｇａｔｅ）を
除去した後にそこに実際に利用されるゲートを形成する
工程の複雑性とともに、活性化工程で密封膜を別途に形
成して砒素（Ａｓ）の揮発を防止しなければならない。
また、従来の５ＡＣ５ＥＴ ＭＥＳＦＥＴにおいては、
両側面で絶縁層を有しているゲート電極を形成するとき
、乾式エツチングの方法として反応性イオンエツチング
を使用するので、基板が損傷されやすい。同様に、活性
化工程で耐熱性金属電極と両側面て形成された絶縁層と
の間に機械的・熱的応力カ生じて素子に悪い影響を及ぼ
している。
両側面で絶縁層を有しているゲート電極を形成するとき
、乾式エツチングの方法として反応性イオンエツチング
を使用するので、基板が損傷されやすい。同様に、活性
化工程で耐熱性金属電極と両側面て形成された絶縁層と
の間に機械的・熱的応力カ生じて素子に悪い影響を及ぼ
している。
本発明は前記の如き問題点を解決するためのものであっ
て、その目的とするところは従来の自己整合ＭＥＳＦＥ
ＴにおいてＧａＡｓ基板が空気中に露出されて生ずる汚
染の問題と、スバタリング（ｓｐｕｔｔｅｒｉｎｇ）法
によりゲート電極を蒸着するとき生ずる機械的損傷を最
小化し、高温で行う活性化工程で起る八ｓの揮発を防止
し、従来の５ＡＩＮＴ工程のゲート電極を形成するとき
多層レジストの使用による工程の複雑性を減すことがで
きるようにしたＴ型ゲート形状を有する自己整合ＭＥＳ
ＦＥＴの製造方法を提供することにある。
て、その目的とするところは従来の自己整合ＭＥＳＦＥ
ＴにおいてＧａＡｓ基板が空気中に露出されて生ずる汚
染の問題と、スバタリング（ｓｐｕｔｔｅｒｉｎｇ）法
によりゲート電極を蒸着するとき生ずる機械的損傷を最
小化し、高温で行う活性化工程で起る八ｓの揮発を防止
し、従来の５ＡＩＮＴ工程のゲート電極を形成するとき
多層レジストの使用による工程の複雑性を減すことがで
きるようにしたＴ型ゲート形状を有する自己整合ＭＥＳ
ＦＥＴの製造方法を提供することにある。
本発明のＴ型ゲート形状を有する自己整合ＭＥＳＦＥＴ
の製造法においては、ＰＥＣＶＤ （ＰｌａｓｍａＥｎ
ｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）方法により、半絶縁ＧａＡｓ基板の
全表面にシリコン（Ｓｌ）薄膜を化学的気相成長させる
工程とＰＣＶＤ （Ｐｈｏｔ。
の製造法においては、ＰＥＣＶＤ （ＰｌａｓｍａＥｎ
ｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）方法により、半絶縁ＧａＡｓ基板の
全表面にシリコン（Ｓｌ）薄膜を化学的気相成長させる
工程とＰＣＶＤ （Ｐｈｏｔ。
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
）法により前記シリコン（Ｓｉ）薄膜上に窒化珪素（Ｓ
ｉ３Ｎ４）膜を化学的気相成長させる工程とマスクとし
てホトレジストを利用してｎ活性層を形成するためのイ
オンを注入する工程、ゲート電極を形成するためにホト
レジストをマスクとして前記窒化珪素膜をエツチングし
てゲート電極パターンを形成する工程、前記窒化珪素膜
上にはタングステンが堆積しないようにし、露出された
シリコン薄膜上のみに選択的化学的気相成長法によりタ
ングステンを成長させる工程、前記タングステンゲート
電極がＴ型に形成されるようにタングステンを横方向に
成長させる工程、前記Ｔ型タングステンゲートを利用し
て前記ゲート電極とｎ″″層との間隔が１０００人ない
し２０００人となるようにイオン注入により０９層を形
成する工程、キャッピング（ｃａｐｐｉｎｇ） Ｆｍと
して前記シリコン薄膜と窒化珪素膜を利用して前記ｎ層
と０１層を活性化する工程、素子間を分離するためにイ
オンを注入する工程、およびソースとトレインを形成す
るためにホトレジストをマスクとして前記シリコン薄膜
と窒化珪素膜をエツチングし、リフト・オフ（ｌｉｆｔ
／ｏｆｆ）法により抵抗金属（ＡｕＧｅ／Ｎｉ）を堆積
する工程を有することを特徴とする。
）法により前記シリコン（Ｓｉ）薄膜上に窒化珪素（Ｓ
ｉ３Ｎ４）膜を化学的気相成長させる工程とマスクとし
てホトレジストを利用してｎ活性層を形成するためのイ
オンを注入する工程、ゲート電極を形成するためにホト
レジストをマスクとして前記窒化珪素膜をエツチングし
てゲート電極パターンを形成する工程、前記窒化珪素膜
上にはタングステンが堆積しないようにし、露出された
シリコン薄膜上のみに選択的化学的気相成長法によりタ
ングステンを成長させる工程、前記タングステンゲート
電極がＴ型に形成されるようにタングステンを横方向に
成長させる工程、前記Ｔ型タングステンゲートを利用し
て前記ゲート電極とｎ″″層との間隔が１０００人ない
し２０００人となるようにイオン注入により０９層を形
成する工程、キャッピング（ｃａｐｐｉｎｇ） Ｆｍと
して前記シリコン薄膜と窒化珪素膜を利用して前記ｎ層
と０１層を活性化する工程、素子間を分離するためにイ
オンを注入する工程、およびソースとトレインを形成す
るためにホトレジストをマスクとして前記シリコン薄膜
と窒化珪素膜をエツチングし、リフト・オフ（ｌｉｆｔ
／ｏｆｆ）法により抵抗金属（ＡｕＧｅ／Ｎｉ）を堆積
する工程を有することを特徴とする。
この発明は、半絶縁ＧａＡｓ基板にＰＥＣＶＤ （Ｐｌ
ａｓｍａＥｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりて形成したＳｉ
薄膜とＰＣＶＤ（Ｐｈｏｔｏ ＣｈｅｍｉｃａｌＶａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法による窒化珪素膜を活
性化工程で密封（ｃａｐｐｉｎｇ）膜として使用し、ゲ
ートの形成時にタングステンを選択的化学気相成長によ
ってＴ型に成長させることによりゲート電極とｎ層層と
の間隔を調節することができる改良された自己整合ＭＥ
ＳＦＥＴの製造方法を提供するものである。
ａｓｍａＥｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりて形成したＳｉ
薄膜とＰＣＶＤ（Ｐｈｏｔｏ ＣｈｅｍｉｃａｌＶａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法による窒化珪素膜を活
性化工程で密封（ｃａｐｐｉｎｇ）膜として使用し、ゲ
ートの形成時にタングステンを選択的化学気相成長によ
ってＴ型に成長させることによりゲート電極とｎ層層と
の間隔を調節することができる改良された自己整合ＭＥ
ＳＦＥＴの製造方法を提供するものである。
（実施例〕
以下に第１八図から第１Ｇ図までを参照して本発明方法
の実施例を説明する。
の実施例を説明する。
第１八図はｎ層イオン注入工程図を、第１Ｂ図は窒化珪
素膜エツチング工程図を、第１Ｃ図はタングステンの選
択的化学化学気相成長図を、第１Ｄ図はｎ＋活性層イオ
ン注入工程図を、第１Ｅ図は素子間分離工程図を、第１
Ｆ図はＳｉ３Ｎ、とＳｉのエツチング工程および抵抗金
属の堆積工程図を、第１Ｇ図は完成されたＴ型ゲートＭ
ＥＳＦＥＴをそれぞれ表わし、図面で１は半絶１ＧａＡ
ｓ基板を、２はシリコン薄膜を、３は窒化珪素膜を、４
はホトレジストを、５はｎイオン注入層を、６はホトレ
ジストを、７はタングステンを、８はｎ＋イオン注入層
を、９および１０はホトレジストを、１１は分離イオン
注入層を、１２は抵抗金属層を、１３はホトレジストを
それぞれ表わす。
素膜エツチング工程図を、第１Ｃ図はタングステンの選
択的化学化学気相成長図を、第１Ｄ図はｎ＋活性層イオ
ン注入工程図を、第１Ｅ図は素子間分離工程図を、第１
Ｆ図はＳｉ３Ｎ、とＳｉのエツチング工程および抵抗金
属の堆積工程図を、第１Ｇ図は完成されたＴ型ゲートＭ
ＥＳＦＥＴをそれぞれ表わし、図面で１は半絶１ＧａＡ
ｓ基板を、２はシリコン薄膜を、３は窒化珪素膜を、４
はホトレジストを、５はｎイオン注入層を、６はホトレ
ジストを、７はタングステンを、８はｎ＋イオン注入層
を、９および１０はホトレジストを、１１は分離イオン
注入層を、１２は抵抗金属層を、１３はホトレジストを
それぞれ表わす。
第１工程（第１Ａ図）はＰＥＣＶＤ法により１００−２
００人の厚さのシリコン（Ｓｉ）薄膜２を半絶縁（Ｓｅ
ｍｉ−Ｉｎｓｕｌａｔｉｎｇ） ＧａＡｓ基板の全面に
堆積した後、ＰＣＶＤ法により１０００人の厚さの窒化
珪素（Ｓｉ３Ｎ４）膜３を堆積する。
００人の厚さのシリコン（Ｓｉ）薄膜２を半絶縁（Ｓｅ
ｍｉ−Ｉｎｓｕｌａｔｉｎｇ） ＧａＡｓ基板の全面に
堆積した後、ＰＣＶＤ法により１０００人の厚さの窒化
珪素（Ｓｉ３Ｎ４）膜３を堆積する。
この時の実験条件は基板の温度は１００−２００℃、反
応圧力は１−１０Ｔｏｒｒ 、ＳｉＨ４およびＮ１１３
の流量はそれぞれ３−１０ｓｃｃ＋ｎおよび１５１５−
５００ｓｃである。
応圧力は１−１０Ｔｏｒｒ 、ＳｉＨ４およびＮ１１３
の流量はそれぞれ３−１０ｓｃｃ＋ｎおよび１５１５−
５００ｓｃである。
シリコン膜２と窒化珪素１Ｉｉ３を堆積した後、ホトレ
ジスト＾Ｚ１３５０をマスクとしてＳｉ＋イオンを７Ｏ
−１００ｋｅｙ、 １−６ｘ １０′２７ｃｍ２の条件
でイオン注入する。
ジスト＾Ｚ１３５０をマスクとしてＳｉ＋イオンを７Ｏ
−１００ｋｅｙ、 １−６ｘ １０′２７ｃｍ２の条件
でイオン注入する。
第２工程（第１Ｂ図）はゲート電極を形成するためにホ
トレジスト６をマスクとして窒化珪素膜をエツチングし
てゲートパターンを規定する。
トレジスト６をマスクとして窒化珪素膜をエツチングし
てゲートパターンを規定する。
この時エツチング液としてはＢＯＥ （ＢＬｌｆｆｅｒ
ｅｄＯｘｉｄｅ Ｅｔｃｈａｎｔ）６：ｌを使用する。
ｅｄＯｘｉｄｅ Ｅｔｃｈａｎｔ）６：ｌを使用する。
第３工程 （第１Ｃ図）はゲート電極であるタングステ
ン７を選択的化学気相成長法により堆積する。
ン７を選択的化学気相成長法により堆積する。
この時窒化珪素にはタングステンが堆積されず、露出さ
れたＳｉ薄膜に選択的に堆積させるために基板の温度は
３５０−４５０℃、反応圧力は０２１ Ｔｏｒｒ、 Ｗ
Ｆ、およびアルゴン（Ａｒｇｏｎ）ガスの流量はそれぞ
れ５−１５−１Ｏｓおよび１００１００Ｏｓとする。
れたＳｉ薄膜に選択的に堆積させるために基板の温度は
３５０−４５０℃、反応圧力は０２１ Ｔｏｒｒ、 Ｗ
Ｆ、およびアルゴン（Ａｒｇｏｎ）ガスの流量はそれぞ
れ５−１５−１Ｏｓおよび１００１００Ｏｓとする。
この時起る反応式は次の如くである。
２ＷＦａ＋３５ｉ →３ＳｉＦ４＋ ２Ｗ・・・・・
・（１）この反応によりシリコン薄膜２を消耗しながら
タングステン薄膜が１００人の程度まで成長し止まる。
・（１）この反応によりシリコン薄膜２を消耗しながら
タングステン薄膜が１００人の程度まで成長し止まる。
第４工程は１５００−２０００人の厚さのタングステン
ゲート電極７の形成のためにＷＦ６とアルゴンガス以外
に水素ガスを添加する。
ゲート電極７の形成のためにＷＦ６とアルゴンガス以外
に水素ガスを添加する。
この時基板の温度は変更せず、反応圧力を０．６−２
Ｔｏｒｒに調整し、水素の流量を１００１００−５００
ｓの範囲内で調節することにより、タングステン膜は窒
化珪素膜の表面の水準まで成長した後、その後には横方
向の成長が進行し、その結果Ｔ字型のゲートが形成され
る。
Ｔｏｒｒに調整し、水素の流量を１００１００−５００
ｓの範囲内で調節することにより、タングステン膜は窒
化珪素膜の表面の水準まで成長した後、その後には横方
向の成長が進行し、その結果Ｔ字型のゲートが形成され
る。
この時起る反応式は次の如くである。
ＷＦ６＋３Ｈ２→Ｗ ＋ ６ｌ−ＩＦ・・・・・・（２
）この時形成されたゲートはＴ字の断面形状を有するよ
うにすることが重要である。次の工程であるＮ１層を形
成してｎ層表面の空乏層に起因した寄生抵抗を減少させ
、同時にゲート金属下へのｎ゛層の横方向拡散を抑制さ
せて、これによる寄生ゲートの容量を減すことができる
。
）この時形成されたゲートはＴ字の断面形状を有するよ
うにすることが重要である。次の工程であるＮ１層を形
成してｎ層表面の空乏層に起因した寄生抵抗を減少させ
、同時にゲート金属下へのｎ゛層の横方向拡散を抑制さ
せて、これによる寄生ゲートの容量を減すことができる
。
第５工程（第１Ｄ図）はｎ＋層８を形成するために、形
成されたＴ型タングステンゲートをマスクとして利用し
てイオン注入する。
成されたＴ型タングステンゲートをマスクとして利用し
てイオン注入する。
この時ゲート電極７と０１層８の間隔は１０００−２０
００人になるようにする。
００人になるようにする。
イオン注入後にｎ層５とｎ９層８を活性化させるために
８５０℃で熱処理する。
８５０℃で熱処理する。
この時ＰＥＣＶＤ法により堆積されたＳｉ薄膜とｌ’ｃ
ＶＤ法により堆積された窒化珪素膜はＡｓの揮発防止の
ための効果的な密封膜の役割を果す。従フて活性化工程
のために別に密封膜を堆積する必要がない。
ＶＤ法により堆積された窒化珪素膜はＡｓの揮発防止の
ための効果的な密封膜の役割を果す。従フて活性化工程
のために別に密封膜を堆積する必要がない。
第６エ程（第１Ｅ図）は素子間を分離するため辷ホトレ
ジスト１０をマスクとしてシリコン（Ｓｉ）ｆｌｔｌＭ
と窒化珪素（Ｓｉ３Ｎ４） ｔｌ’Ｊを通じて「（また
は１１３）イオンを１００−２００ｋｅｙの条件で注入
して分離（ｉｓｏｌａｔｉｏｎ）イオン注入層１１を形
成して０１層間を分離する。
ジスト１０をマスクとしてシリコン（Ｓｉ）ｆｌｔｌＭ
と窒化珪素（Ｓｉ３Ｎ４） ｔｌ’Ｊを通じて「（また
は１１３）イオンを１００−２００ｋｅｙの条件で注入
して分離（ｉｓｏｌａｔｉｏｎ）イオン注入層１１を形
成して０１層間を分離する。
第７エ程（第１Ｆ図）はソース（Ｓ） とドレイン（
Ｄ）を定義するためにホトレジストをマスクとしてＳｉ
薄膜と窒化珪素膜をエツチングする。
Ｄ）を定義するためにホトレジストをマスクとしてＳｉ
薄膜と窒化珪素膜をエツチングする。
次いで抵抗金属（ＡｕＧｅ／Ｎｉ）を蒸着した後、リフ
ト・オフ（Ｌｉｆｔ−ｏｆｆ）させることによりソース
とドレイン電極を形成する。
ト・オフ（Ｌｉｆｔ−ｏｆｆ）させることによりソース
とドレイン電極を形成する。
この時水素（Ｎ２）窒素（Ｎ２） （３０＋７０）のガ
ス寡聞気中で４３０℃で５分間合金化する。
ス寡聞気中で４３０℃で５分間合金化する。
第１Ｇ図は上に述べた工程により完成されたＴ型タング
ステンゲートを有するＭＥＳＦＥＴの断面図である。
ステンゲートを有するＭＥＳＦＥＴの断面図である。
以上述べたように、本発明によれば前記の如き工程によ
りゲートの形成時に選択的化学気相成長によってゲート
の断面形状をＴ型に成長させる。
りゲートの形成時に選択的化学気相成長によってゲート
の断面形状をＴ型に成長させる。
その結果、ゲート電極とｎ″″層との間隔をそれ自身で
調節することができる。また本発明は従来の自己整合Ｍ
ＥＳＦＥＴ工程において空気中に露出された時に生ずる
汚染の問題と、スパタリング（ｓｐｕｔｔｅｒｉｎｇ）
方法等によりゲート電極を堆積するときに生ずる機械的
損傷を最小化し、高温で行う活性化工程で起るＡｓの揮
発を防止し、工程の単純化を達成することができるとい
う効果を有する。
調節することができる。また本発明は従来の自己整合Ｍ
ＥＳＦＥＴ工程において空気中に露出された時に生ずる
汚染の問題と、スパタリング（ｓｐｕｔｔｅｒｉｎｇ）
方法等によりゲート電極を堆積するときに生ずる機械的
損傷を最小化し、高温で行う活性化工程で起るＡｓの揮
発を防止し、工程の単純化を達成することができるとい
う効果を有する。
第１Ａ図はｎ層イオン注入工程図、
第１８図は窒化珪素膜エツチング工程図、第１Ｃ図はタ
ングステンの選択的化学気相成長工程図、 第１Ｄ図はｎ＋層ビイオン注入工程図第１Ｅ図は素子図 間分離工程部、第１Ｆ図はＳｉ３Ｎ４ とＳｉエッヂン
グ工程および抵抗金属堆積工程図、 第１Ｇ図は完成されたＴ型ゲートを有するＭＥＳＦＥＴ
の断面図である。 １・・・半絶縁ＧａＡｓ基板、 ２・・・シリコン薄膜、 ３・・・窒化珪素膜、 ４・・・ｎイオン注入層、 ７・・・タングステン、 ８・・・ｎ＋イオン注入層、 ４、 ６． ９．１０．１３・・・ホトレジスト、１１
・・・分離イオン注入層、 １２・・・抵抗金属層。 ＣＩ″）へ 第１Ｅ図 第１Ｆ図 第１Ｇ図
ングステンの選択的化学気相成長工程図、 第１Ｄ図はｎ＋層ビイオン注入工程図第１Ｅ図は素子図 間分離工程部、第１Ｆ図はＳｉ３Ｎ４ とＳｉエッヂン
グ工程および抵抗金属堆積工程図、 第１Ｇ図は完成されたＴ型ゲートを有するＭＥＳＦＥＴ
の断面図である。 １・・・半絶縁ＧａＡｓ基板、 ２・・・シリコン薄膜、 ３・・・窒化珪素膜、 ４・・・ｎイオン注入層、 ７・・・タングステン、 ８・・・ｎ＋イオン注入層、 ４、 ６． ９．１０．１３・・・ホトレジスト、１１
・・・分離イオン注入層、 １２・・・抵抗金属層。 ＣＩ″）へ 第１Ｅ図 第１Ｆ図 第１Ｇ図
Claims (1)
- 【特許請求の範囲】 １）ＰＥＣＶＤ（ＰｌａｓｍａＥｎｈａｎｃｅｄＣｈｅ
ｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により
、半絶縁ＧａＡｓ基板の全表面にシリコン（Ｓｉ）薄膜
を化学的気相成長させる工程とＰＣＶＤ（ＰｈｏｔｏＣ
ｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法に
より前記シリコン（Ｓｉ）薄膜上に窒化珪素（Ｓｉ＿３
Ｎ＿４）膜を化学的気相成長させる工程とマスクとして
ホトレジストを利用してｎ活性層を形成するためのイオ
ンを注入する工程、 ゲート電極を形成するためにホトレジストをマスクとし
て前記窒化珪素膜をエッチングしてゲート電極パターン
を形成する工程、 前記窒化珪素膜上にはタングステンが堆積しないように
し、露出されたシリコン薄膜上のみに選択的化学的気相
成長法によりタングステンを成長させる工程、 前記タングステンゲート電極がＴ型に形成されるように
タングステンを横方向に成長させる工程、 前記Ｔ型タングステンゲートを利用して前記ゲート電極
とｎ＾＋層との間隔が１０００Åないし２０００Åとな
るようにイオン注入によりｎ＾＋層を形成する工程、 キャッピング（ｃａｐｐｉｎｇ）膜として前記シリコン
薄膜と窒化珪素膜を利用して前記ｎ層とｎ＾＋層を活性
化する工程、 素子間を分離するためにイオンを注入する工程、および ソースとドレインを形成するためにホトレジストをマス
クとして前記シリコン薄膜と窒化珪素膜をエッチングし
、リフト・オフ（ｌｉｆｔ／ｏｆｆ）法により抵抗金属
（ＡｕＧｅ／Ｎｉ）を堆積する工程を有することを特徴
とするＴ型ゲート形状を有する自己整合ＭＥＳＦＥＴの
製造方法。 ２）前記タングステンの選択的化学気相成長工程は基板
の温度を３５０℃ないし４５０℃とし、反応圧力を０．
２Ｔｏｒｒないし１Ｔｏｒｒとし、ＷＦ＿６およびアル
ゴン（Ａｒ）ガスの流量をそれぞれ５ｓｃｃｍないし１
０ｓｃｃｍ、および１０００ｓｃｃｍとして行われるこ
とを特徴とする請求項１記載の自己整合ＭＥＳＦＥＴの
製造方法。 ３）前記イオン注入工程のためにキャッピング（ｃａｐ
ｐｉｎｇ）膜として利用されるシリコン薄膜と窒化珪素
膜の厚さはそれぞれ１００Åないし２００Åおよび１０
００Åであることを特徴とする請求項１記載の自己整合
ＭＥＳＦＥＴの製造方法。 ４）前記タングステンをＴ型に成長させる化学気相成長
工程は基板の温度を３５０℃ないし４５０℃とし、反応
圧力を０．６Ｔｏｒｒないし２Ｔｏｒｒとし、ＷＦ＿６
、Ｈ＿２およびＡｒガスの流量をそれぞれ５０ｓｃｃｍ
ないし１０００ｓｃｃｍ、１００ｓｃｃｍないし５００
ｓｃｃｍおよび１０００ｓｃｃｍとして行われることを
特徴とする請求項１記載の自己整合ＭＥＳＦＥＴの製造
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1988-15986 | 1988-12-01 | ||
| KR1019880015986A KR910006702B1 (ko) | 1988-12-01 | 1988-12-01 | T형 게이트 형상을 가진 자기 정합 mesfet의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02192127A true JPH02192127A (ja) | 1990-07-27 |
| JPH0620081B2 JPH0620081B2 (ja) | 1994-03-16 |
Family
ID=19279818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1310806A Expired - Lifetime JPH0620081B2 (ja) | 1988-12-01 | 1989-12-01 | Ｔ型ゲート形状を有する自己整合ｍｅｓｆｅｔの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4929567A (ja) |
| JP (1) | JPH0620081B2 (ja) |
| KR (1) | KR910006702B1 (ja) |
| DE (1) | DE3939635A1 (ja) |
| FR (1) | FR2640079B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013500606A (ja) * | 2009-07-27 | 2013-01-07 | クリー インコーポレイテッド | Ｉｉｉ族窒化物半導体デバイス及びその製造方法 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187111A (en) * | 1985-09-27 | 1993-02-16 | Kabushiki Kaisha Toshiba | Method of manufacturing Schottky barrier gate FET |
| US5139968A (en) * | 1989-03-03 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a t-shaped gate electrode |
| JPH04130619A (ja) * | 1990-09-20 | 1992-05-01 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5241203A (en) * | 1991-07-10 | 1993-08-31 | International Business Machines Corporation | Inverse T-gate FET transistor with lightly doped source and drain region |
| KR940007668B1 (ko) * | 1991-12-26 | 1994-08-22 | 재단법인 한국전자통신연구소 | 갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법 |
| KR0130963B1 (ko) * | 1992-06-09 | 1998-04-14 | 구자홍 | T형 단면구조의 게이트 금속전극을 갖는 전계효과 트랜지스터의 제조방법 |
| US6159781A (en) * | 1998-10-01 | 2000-12-12 | Chartered Semiconductor Manufacturing, Ltd. | Way to fabricate the self-aligned T-shape gate to reduce gate resistivity |
| JP2002532870A (ja) * | 1998-12-07 | 2002-10-02 | インテル・コーポレーション | 切欠きゲートを備えたトランジスタ |
| KR100296126B1 (ko) | 1998-12-22 | 2001-08-07 | 박종섭 | 고집적 메모리 소자의 게이트전극 형성방법 |
| KR100299386B1 (ko) | 1998-12-28 | 2001-11-02 | 박종섭 | 반도체 소자의 게이트 전극 형성방법 |
| JP3988342B2 (ja) | 1998-12-29 | 2007-10-10 | 株式会社ハイニックスセミコンダクター | 半導体素子のゲート電極形成方法 |
| US6797586B2 (en) * | 2001-06-28 | 2004-09-28 | Koninklijke Philips Electronics N.V. | Silicon carbide schottky barrier diode and method of making |
| KR101140285B1 (ko) * | 2010-01-29 | 2012-04-27 | 서울대학교산학협력단 | 멀티 스텝형 티 게이트 제조방법 |
| US8736276B2 (en) * | 2011-06-20 | 2014-05-27 | General Electric Company | Ripple spring and diagnostic method therefor |
| KR102173638B1 (ko) | 2014-10-01 | 2020-11-04 | 삼성전자주식회사 | 반도체 소자 및 그 형성방법 |
| KR102097714B1 (ko) | 2019-11-05 | 2020-04-06 | 곽성근 | 맥섬석 과립을 이용한 원적외선과 음이온 방사 실리콘 고무 조성물 및 그 제조 방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4532695A (en) * | 1982-07-02 | 1985-08-06 | The United States Of America As Represented By The Secretary Of The Air Force | Method of making self-aligned IGFET |
| JPS59161876A (ja) * | 1983-03-04 | 1984-09-12 | Nec Corp | 化合物半導体装置の製造方法 |
| US4601094A (en) * | 1984-04-27 | 1986-07-22 | The Warner & Swasey Company | Turning machine with an automatic tool changer |
| JPS61166080A (ja) * | 1984-12-28 | 1986-07-26 | Fujitsu Ltd | 電界効果トランジスタ及びその製造方法 |
| US4615766A (en) * | 1985-02-27 | 1986-10-07 | International Business Machines Corporation | Silicon cap for annealing gallium arsenide |
| US4712291A (en) * | 1985-06-06 | 1987-12-15 | The United States Of America As Represented By The Secretary Of The Air Force | Process of fabricating TiW/Si self-aligned gate for GaAs MESFETs |
| JPS62114276A (ja) * | 1985-11-14 | 1987-05-26 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| US4735913A (en) * | 1986-05-06 | 1988-04-05 | Bell Communications Research, Inc. | Self-aligned fabrication process for GaAs MESFET devices |
| EP0252179B1 (en) * | 1986-07-11 | 1992-05-27 | International Business Machines Corporation | Process for producing undercut mask profiles |
| US4859618A (en) * | 1986-11-20 | 1989-08-22 | Sumitomo Electric Industries, Ltd. | Method of producing the gate electrode of a field effect transistor |
| JPH07118482B2 (ja) * | 1987-02-20 | 1995-12-18 | シャープ株式会社 | 半導体装置の製造方法 |
-
1988
- 1988-12-01 KR KR1019880015986A patent/KR910006702B1/ko not_active IP Right Cessation
-
1989
- 1989-11-30 DE DE3939635A patent/DE3939635A1/de active Granted
- 1989-11-30 US US07/443,750 patent/US4929567A/en not_active Expired - Lifetime
- 1989-12-01 JP JP1310806A patent/JPH0620081B2/ja not_active Expired - Lifetime
- 1989-12-01 FR FR8915925A patent/FR2640079B1/fr not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013500606A (ja) * | 2009-07-27 | 2013-01-07 | クリー インコーポレイテッド | Ｉｉｉ族窒化物半導体デバイス及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910006702B1 (ko) | 1991-08-31 |
| FR2640079B1 (fr) | 1995-11-10 |
| DE3939635C2 (ja) | 1993-09-23 |
| JPH0620081B2 (ja) | 1994-03-16 |
| KR900011038A (ko) | 1990-07-11 |
| US4929567A (en) | 1990-05-29 |
| DE3939635A1 (de) | 1990-06-07 |
| FR2640079A1 (fr) | 1990-06-08 |
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