JPS62114276A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS62114276A JPS62114276A JP25365185A JP25365185A JPS62114276A JP S62114276 A JPS62114276 A JP S62114276A JP 25365185 A JP25365185 A JP 25365185A JP 25365185 A JP25365185 A JP 25365185A JP S62114276 A JPS62114276 A JP S62114276A
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- JP
- Japan
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- film
- forming
- gate
- metal
- layer
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体素子の製造方法に関し、特にダート金属
として高融点金属であるタングステン（以下Ｗという）
を主成分とする金Ｂｔ−用いたショッ上キｆｆ−）電界
効果トランジスタ（以下ＭＥＳＦＥＴという）の製造方
法に関する。
として高融点金属であるタングステン（以下Ｗという）
を主成分とする金Ｂｔ−用いたショッ上キｆｆ−）電界
効果トランジスタ（以下ＭＥＳＦＥＴという）の製造方
法に関する。
（従来の技術）
ＭＥＳＦＥＴのダート金属をマスクとしてイオン注入を
行うことによりソースとドレイン領域を自己整合的に形
成する従来の製造方法は、文献日経エレクトロニクス（
１９８１−３−１６） Ｐｐ、７２−７５に記載されて
いる。ＭＥＳＦＥＴの製造方法は、前記文献に記載の如
く、基板上にｎ型チャンネル層をイオン注入により形成
し、ダート電極を形成した後このｙ−ト電極をマスクと
してシリコン（以下Ｓｉという）イオンを打ち込むこと
によりソースとドレインとを形成し、アニールすること
によりキャリヤを活性化し最後にソース、ドレインの電
極を形成するものである。このようにダート電極を形成
した後アニールを行う自己整合型のＭＥＳＦＥＴでは、
ダート金属としてｗ’ｌ主成分とする金属等の高融点金
属が用いられている。また、 ＭＥＳＦＥＴの製造方法
は、文献特開昭５０−１２９８５号公報に記載されてい
るように、一般に、ゲート降伏？ｆｆ圧を上げるため罠
、基板の全面上に堆積したダート金属の上にマスクを形
成し、このマスクによりダート金属をオーバーエツチン
グしてダート電極を形成し、このマスクを用いてイオン
注入することにより自己整合的に且つダート電極と離間
してソース・ドレイ／領域を形成している。
行うことによりソースとドレイン領域を自己整合的に形
成する従来の製造方法は、文献日経エレクトロニクス（
１９８１−３−１６） Ｐｐ、７２−７５に記載されて
いる。ＭＥＳＦＥＴの製造方法は、前記文献に記載の如
く、基板上にｎ型チャンネル層をイオン注入により形成
し、ダート電極を形成した後このｙ−ト電極をマスクと
してシリコン（以下Ｓｉという）イオンを打ち込むこと
によりソースとドレインとを形成し、アニールすること
によりキャリヤを活性化し最後にソース、ドレインの電
極を形成するものである。このようにダート電極を形成
した後アニールを行う自己整合型のＭＥＳＦＥＴでは、
ダート金属としてｗ’ｌ主成分とする金属等の高融点金
属が用いられている。また、 ＭＥＳＦＥＴの製造方法
は、文献特開昭５０−１２９８５号公報に記載されてい
るように、一般に、ゲート降伏？ｆｆ圧を上げるため罠
、基板の全面上に堆積したダート金属の上にマスクを形
成し、このマスクによりダート金属をオーバーエツチン
グしてダート電極を形成し、このマスクを用いてイオン
注入することにより自己整合的に且つダート電極と離間
してソース・ドレイ／領域を形成している。
（発明が解決しようとする問題点）
しかしながら、前述のようなＭＥＳＦＥＴの製造方法で
は、例えば、ゲート抵抗を下げる必要性があるデバイス
において、ダート金属を厚く形成した時には、オーバエ
ツチング量の制御が困難となシ、短ケ゛−ト長のＭＥＳ
ＦＥＴｉ再現性良く形成することが困難であるという問
題点があった。
は、例えば、ゲート抵抗を下げる必要性があるデバイス
において、ダート金属を厚く形成した時には、オーバエ
ツチング量の制御が困難となシ、短ケ゛−ト長のＭＥＳ
ＦＥＴｉ再現性良く形成することが困難であるという問
題点があった。
そこで、この発明の目的はＷの化学気相成長法（以下Ｃ
ＶＤ法という）の選択成長性を利用して、膜厚を厚く形
成することなしに低抵抗で且つ短ゲート長のＴ型ケ゛−
ト電極を形成し、このＴ型ダート電極を用いて自己整合
型のＦＥＴを再現性良く形成することのできる製造方法
を提供することにある。
ＶＤ法という）の選択成長性を利用して、膜厚を厚く形
成することなしに低抵抗で且つ短ゲート長のＴ型ケ゛−
ト電極を形成し、このＴ型ダート電極を用いて自己整合
型のＦＥＴを再現性良く形成することのできる製造方法
を提供することにある。
（問題点を解決するための手段）
この発明は、前述の問題点を解決するために、化合物半
導体基体上に絶縁膜を形成し、前記絶縁膜のダート電極
形成部分を除去することにより前記化合物半導体基体を
露出する開口を形成し、前記化合物半導体基体上であっ
て前記開口部分にＳｉ膜を形成し、表面に少なくともＷ
を含有するガスを吹き付けることにより例えば、 ２部ｗＦ′６＋３Ｓｉ→３ＳｉＦ４＋２Ｗおよび 罫、＋Ｈ２→Ｗ＋６ＨＦ という反応を生じさせて、前記Ｓｉ膜を除去するととも
に前記化合物半導体基体上であって前記開口部分にｗｆ
、主成分とするダート電極を形成するものである。
導体基体上に絶縁膜を形成し、前記絶縁膜のダート電極
形成部分を除去することにより前記化合物半導体基体を
露出する開口を形成し、前記化合物半導体基体上であっ
て前記開口部分にＳｉ膜を形成し、表面に少なくともＷ
を含有するガスを吹き付けることにより例えば、 ２部ｗＦ′６＋３Ｓｉ→３ＳｉＦ４＋２Ｗおよび 罫、＋Ｈ２→Ｗ＋６ＨＦ という反応を生じさせて、前記Ｓｉ膜を除去するととも
に前記化合物半導体基体上であって前記開口部分にｗｆ
、主成分とするダート電極を形成するものである。
（作用）
この発明によれば、上述したようにＷを含有するガスと
ダート電極の形成予定部分に形成したＳｔとを反応させ
る手段によシ選択的にダート電極の形成部分のみにＷを
成長させることができ、さらに、この成長したＷをシー
ドとして前記ｗ′ｆ、含有するガスの還元作用があるガ
スを導入してＷを成長させることによりオーバーハング
構造（Ｔ型）のＷｒ−ト電極を形成することができる。
ダート電極の形成予定部分に形成したＳｔとを反応させ
る手段によシ選択的にダート電極の形成部分のみにＷを
成長させることができ、さらに、この成長したＷをシー
ドとして前記ｗ′ｆ、含有するガスの還元作用があるガ
スを導入してＷを成長させることによりオーバーハング
構造（Ｔ型）のＷｒ−ト電極を形成することができる。
（実施例）
第１図（ａ）〜（ｆ）は、この発明の詳細な説明するた
めの素子の断面図であり、以下、図面に沿って説明する
。
めの素子の断面図であり、以下、図面に沿って説明する
。
第１図（ａ）はＦＥＴのチャンネル層２を、 ＧａＡｓ
半絶縁性の基板１に不純物イオンを注入することにより
形成した所である。第１図（ｂ）はチャンネル層２の上
にＳ ｒ ０２又はＳｉＮ等の絶縁膜３を形成した後、
絶縁膜３上に形成したレジスト４を加工し、その後レジ
スト４をマスグとして絶縁膜３のダート形成予定の部分
ｉ ＲＩＥ等のエツチングにより１部除去して開口５を
形成した所である。第１図（ｃ）は。
半絶縁性の基板１に不純物イオンを注入することにより
形成した所である。第１図（ｂ）はチャンネル層２の上
にＳ ｒ ０２又はＳｉＮ等の絶縁膜３を形成した後、
絶縁膜３上に形成したレジスト４を加工し、その後レジ
スト４をマスグとして絶縁膜３のダート形成予定の部分
ｉ ＲＩＥ等のエツチングにより１部除去して開口５を
形成した所である。第１図（ｃ）は。
ポリシリコンをスノｆ フタ又は蒸着法によシ約０．５
μｍの厚さで全面に成長した後、レジスト４を除去する
と共にレジスト４上のポリシリコンを除去するリフトオ
フ法にて開口５にポリシリコンロを形成した所である。
μｍの厚さで全面に成長した後、レジスト４を除去する
と共にレジスト４上のポリシリコンを除去するリフトオ
フ法にて開口５にポリシリコンロを形成した所である。
第１図（ｄ）はｗＦ′６ガスを用いた図示しないＣＶＤ
装置内に放置し、ｗＦ６とＳｔとの反応を利用してポリ
シリコン５をＷ金属膜７に置きかえ、さらに１ｗＦ６ガ
スの還元作用がある例えばＨ２ガスを導入して、前記Ｗ
金属膜７ｆ、シードとして絶縁膜３上の１部にもＷ金属
膜を形成した所である。第１図（、）は絶縁膜３を除去
した後Ｗ金属膜７をイオン注入のマスクとしてコンタク
ト層８をイオン注入及びアニールにより形成した所であ
る。
装置内に放置し、ｗＦ６とＳｔとの反応を利用してポリ
シリコン５をＷ金属膜７に置きかえ、さらに１ｗＦ６ガ
スの還元作用がある例えばＨ２ガスを導入して、前記Ｗ
金属膜７ｆ、シードとして絶縁膜３上の１部にもＷ金属
膜を形成した所である。第１図（、）は絶縁膜３を除去
した後Ｗ金属膜７をイオン注入のマスクとしてコンタク
ト層８をイオン注入及びアニールにより形成した所であ
る。
第１図（ｆ）はコンタクト層８の上にオーミック金属層
９を形成した所である。
９を形成した所である。
尚、本発明の実゛施例ではＷを含有するガスとしてＷ６
ガスを用いたが他のガスを用いても同様の効果を得るこ
とができる。
ガスを用いたが他のガスを用いても同様の効果を得るこ
とができる。
以上説明した様に、本発明の実施例によれば、ｗＦ′６
とＳｉとの反応、さらにＷＦ′６とＨ２とを反応させる
手段によシ選択的にｗｌ成長させることによ＃）Ｔ型の
断面構造を有したケ゛−ト電極を形成することができ、
従ってケ゛−ト金属膜の厚さを、厚く設けることなしに
、ダート抵抗を下げることが出来、且つそのオーバハン
グ量はＳｔの厚さ及びＣＶＤ法の選択成長条件（温度、
ガス流量、真空度等）により制御できるためＦＥＴのケ
°−ト部と自己整合的に形成されるコンタクト層との間
隔は、制御よくコントロールできる。
とＳｉとの反応、さらにＷＦ′６とＨ２とを反応させる
手段によシ選択的にｗｌ成長させることによ＃）Ｔ型の
断面構造を有したケ゛−ト電極を形成することができ、
従ってケ゛−ト金属膜の厚さを、厚く設けることなしに
、ダート抵抗を下げることが出来、且つそのオーバハン
グ量はＳｔの厚さ及びＣＶＤ法の選択成長条件（温度、
ガス流量、真空度等）により制御できるためＦＥＴのケ
°−ト部と自己整合的に形成されるコンタクト層との間
隔は、制御よくコントロールできる。
（発明の効果）
この発明は以上説明したように、ｗ’６含有するガスと
ダート電極形成予定部分に形成したＳｉと全反応させる
手段により選択的にｗ’ｌ成長させてケ゛−ト電極を形
成しているので、ダート電極の断面構造はＴ型となり、
ダート金属膜の厚さを、厚く設けることなしに、ダート
抵抗を下げることが出来る。また、このダート電極を用
いて自己整合的にオーミックコンタクト層をダート電極
と離間して形成できるため短ゲート長を有するＦＥＴの
特性を向上することが可能である。
ダート電極形成予定部分に形成したＳｉと全反応させる
手段により選択的にｗ’ｌ成長させてケ゛−ト電極を形
成しているので、ダート電極の断面構造はＴ型となり、
ダート金属膜の厚さを、厚く設けることなしに、ダート
抵抗を下げることが出来る。また、このダート電極を用
いて自己整合的にオーミックコンタクト層をダート電極
と離間して形成できるため短ゲート長を有するＦＥＴの
特性を向上することが可能である。
第１図（ａ）〜（ｆ）は本発明の詳細な説明するための
素子の断面図である。 １・・・基板、２・・・チャンネル層、３・・・絶縁膜
、４・・・レジスト、５・・・ポリシリコン層、６・・
・開口、；／・・・Ｗ金属膜、８・・・コンタクト層、
９・・・オーミック金属層。
素子の断面図である。 １・・・基板、２・・・チャンネル層、３・・・絶縁膜
、４・・・レジスト、５・・・ポリシリコン層、６・・
・開口、；／・・・Ｗ金属膜、８・・・コンタクト層、
９・・・オーミック金属層。
Claims (1)
- 【特許請求の範囲】 化合物半導体基体上に絶縁膜を形成する工程と、前記絶
縁膜のゲート電極形成予定の部分を除去することにより
前記化合物半導体基体を露出する開口を形成する工程と
、 前記化合物半導体基体上であって前記開口部分にシリコ
ン膜を形成する工程と、 少なくともタングステンを含有するガス雰囲気中で前記
シリコン膜を除去するとともに前記開口部分にタングス
テンを主成分とする前記ゲート電極を形成する工程とを
備えてなることを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25365185A JPS62114276A (ja) | 1985-11-14 | 1985-11-14 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25365185A JPS62114276A (ja) | 1985-11-14 | 1985-11-14 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62114276A true JPS62114276A (ja) | 1987-05-26 |
Family
ID=17254288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25365185A Pending JPS62114276A (ja) | 1985-11-14 | 1985-11-14 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62114276A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421942A (en) * | 1987-07-17 | 1989-01-25 | Hitachi Ltd | Manufacture of semiconductor device |
| FR2640079A1 (fr) * | 1988-12-01 | 1990-06-08 | Electronic & Telecomm Res Inst | Methode fabrication d'un transistor auto-aligne a semi-conducteur metallique (gaas) a effet de champ pourvu d'une grille en tungstene du type t |
| EP0416924A2 (en) * | 1989-09-07 | 1991-03-13 | Gte Laboratories Incorporated | Method of producing conductive members on a semiconductor surface |
| FR2694657A1 (fr) * | 1992-08-06 | 1994-02-11 | Mitsubishi Electric Corp | Dispositif à semiconducteurs et procédé de fabrication. |
-
1985
- 1985-11-14 JP JP25365185A patent/JPS62114276A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421942A (en) * | 1987-07-17 | 1989-01-25 | Hitachi Ltd | Manufacture of semiconductor device |
| FR2640079A1 (fr) * | 1988-12-01 | 1990-06-08 | Electronic & Telecomm Res Inst | Methode fabrication d'un transistor auto-aligne a semi-conducteur metallique (gaas) a effet de champ pourvu d'une grille en tungstene du type t |
| EP0416924A2 (en) * | 1989-09-07 | 1991-03-13 | Gte Laboratories Incorporated | Method of producing conductive members on a semiconductor surface |
| US5021363A (en) * | 1989-09-07 | 1991-06-04 | Laboratories Incorporated | Method of selectively producing conductive members on a semiconductor surface |
| EP0416924A3 (en) * | 1989-09-07 | 1992-03-11 | Gte Laboratories Incorporated | Method of producing conductive members on a semiconductor surface |
| FR2694657A1 (fr) * | 1992-08-06 | 1994-02-11 | Mitsubishi Electric Corp | Dispositif à semiconducteurs et procédé de fabrication. |
| US5470767A (en) * | 1992-08-06 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Method of making field effect transistor |
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