FR2640079A1 - Methode fabrication d'un transistor auto-aligne a semi-conducteur metallique (gaas) a effet de champ pourvu d'une grille en tungstene du type t - Google Patents

Methode fabrication d'un transistor auto-aligne a semi-conducteur metallique (gaas) a effet de champ pourvu d'une grille en tungstene du type t Download PDF

Info

Publication number
FR2640079A1
FR2640079A1 FR8915925A FR8915925A FR2640079A1 FR 2640079 A1 FR2640079 A1 FR 2640079A1 FR 8915925 A FR8915925 A FR 8915925A FR 8915925 A FR8915925 A FR 8915925A FR 2640079 A1 FR2640079 A1 FR 2640079A1
Authority
FR
France
Prior art keywords
film
tungsten
technique
si3n4
self
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR8915925A
Other languages
English (en)
Other versions
FR2640079B1 (fr
Inventor
Hyung Moo Park
Dong Goo Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Electronics and Telecommunications Research Institute ETRI
KT Corp
Original Assignee
Electronics and Telecommunications Research Institute ETRI
KT Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Electronics and Telecommunications Research Institute ETRI, KT Corp filed Critical Electronics and Telecommunications Research Institute ETRI
Publication of FR2640079A1 publication Critical patent/FR2640079A1/fr
Application granted granted Critical
Publication of FR2640079B1 publication Critical patent/FR2640079B1/fr
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H01L29/66863—Lateral single gate transistors
    • H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28581—Deposition of Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Selon l'invention, on réalise une méthode de fabrication d'un transistor auto-aligné à semi-conducteur métallique (GaAs) à effet de champ MESFET, dans lequel la pellicule fine de Si formée par la technique PECVD (dépôt de vapeur chimique améliorée par plasma) et la pellicule de Si3 N4 formée par la technique PCVD (dépôt de vapeur par voie photo-chimique) sur le substrat GaAs sont utilisées comme pellicule de recouvrement dans la technique d'activation. Le MESFET auto-aligné pourvu d'une grille du type T est alors fabriqué par dépôt sélectif de vapeur chimique de tungstène sur la fine pellicule de Si. Il en résulte que l'intervalle entre l'électrode de grille et la couche n+ peut se régler de lui-même.

Description

La présente invention a pour objet une méthode de -fabrication d'un
transistor auto-aligné à semi-conducteur métallique à effet de champ pourvu d'une grille du type T, au moyen d'un dépôt chimique sélectif de vapeur de tungstène (W) sur une fine pellicule de silicium (Si).
Le transistor auto-aligné à semi-conducteur métal-
lique-à effet de champ (désigné dans ce qui suit par MESFET auto-aligné) est réalisé sous la forme d'une structure de contrôle de l'intervalle entre l'électrode de grille et la couche n+en utilisant les multiples vernis à masque du type
T ou les métaux réfractaires. Un tel MESFET auto-aligné pré-
sente une petite résistance parasitaire due à la zone d'épuisement surfacique n par formation de la couche n+ au
dessous d'un bord de grille métallique, et une petite capa-
cité parasite de grille en évitant la diffusion transversa-
le de la couche n+ vers l'électrode de grille.
Comme élément représentatif de MESFET auto-aligné, on connait le MESFET SAINT (à implantation auto-alignée de
technologie en couches N+) et le MESFET SACSET (à technolo-
gie d'électrode à espace serré renforcé latéralement).
Le MESFET SAINT est compliqué du fait que le procédé met en oeuvre de multiples vernis à masque du type T pour former la grille, et que la technique de formation
d'une grille est mise en oeuvre en pratique après élimina-
tion de la fausse grille. De même, la volatilisation de l'arsenic (As) a été évitée en réalisant spécialement une
pellicule de recouvrement dans la technique d'activation.
Un MESFET SACSET souffre facilement d'endommage-
ment du substrat du fait de la gravure ionique réactive en tant que méthode de gravure à froid lors de la formation de l'électrode de grille avec une couche isolante sur les deux parois latérales. De même, dans la technique d'activation, il se produit des contraintes mécaniques et thermiques entre
les électrodes en métaux réfractaires et les couches isolan-
tes formées par les deux parois latérales, ce qui se traduit
par une action nocive sur les dispositifs.
La présente invention a pour objet de réaliser un MESFET auto-aligné afin de réduire au minimum les problèmes de contamination qui se produisent lorsque le substrat GaAs est exposé à l'air et les endommagements mécaniques qui se produisent lorsque l'on réalise 1.'électrode de grille par dépôt, afin d'éviter la volatilisation de As qui se produit lors de la technique d'activation réalisée à température élevée, et également pour réduire la complexité du procédé en utilisant les vernis à masque utiles lorsque l'on réalise
l'électrode de grille par la technique classique SAINT.
Afin de réaliser l'objet ci-dessus, on a mis au
point selon la présente invention, une méthode pour fabri-
quer un MESFET auto-aligné GaAs dans lequel la pellicule fine de Si formée par la technique PECVD (dépôt chimique de vapeur amélioré au plasma) et la pellicule de Si3N4 formée
par la technique PCVD (dépôt de vapeur par voie photo-
chimique) sur le substrat GaAs sont utilisées comme pelli-
cules de recouvrement dans la technique d'activation, et ensuite le MESFET auto-aligné, pourvu d'une grille du type T est fabriqué par la technique de dépôt sélectif de vapeur chimique de tungstène sur la pellicule fine de Si. Il en résulte que l'intervalle entre l'électrode de grille et la
couche n+ peut se régler de lui-même.
L'invention sera mieux comprise à la lecture de la
description plus détaillée suivante présentée en référence
aux dessins annexés dans lesquels: Figure 1A est un schéma représentant une technique d'implantation d'ions pour la couche active n; Figure lB est un schéma représentant une technique de gravure de la pellicule Si3N4; Figure 1C est un schéma représentant la technique de dépôt sélectif chimique de vapeur de tungstène; Figure 1D est un schéma représentant un procédé d'implantation ionique pour la couche active n+; Figure 1E est un schéma représentant une technique d'isolation entre les dispositifs; Figure 1F est un schéma représentant une technique
de gravure de Si3N4 et Si ainsi qu'une technique pour dépo-
ser le métal ohmique; Figure 1G est un schéma représentant un MESFET autoaligné pourvu d'une grille en tungstène du type T,
complètement terminée.
Sur les dessins, est représentée une forme de
réalisation de la présente invention.
La Figure 1A représente un schéma de la technique d'implantation des ions pour une couche active n+, la Figure lB celle de la gravure d'une pellicule Si3N4, la Figure 1C celle du dépôt chimique sélectif de vapeur de tungstène, la Figure 1D celle de l'implantation d'une couche active n, la Figure 1E celle de l'isolation entre les dispositifs, la
Figure 1F celle de la gravure de Si3N4 et Si et celle du dé-
pôt de métaux ohmiques (AuGe/Ni), et la Figure 1G le MESFET auto-aligné avec la grille du type T complètement terminée,
respectivement.
Dans les dessins, la référence numérique 1 indique le substrat semiisolant GaAs, la référence numérique 2 la
pellicule fine de silicium, la référence numérique 3 la pel-
licule de Si3N4, la référence numérique 4 le vernis à mas-
quer, la référence numérique 5 la couche d'ions implantée n, la référence numérique 6 le vernis à masquer, la référence numérique 7 la grille de tungstène du type T, la référence numérique 8 la couche d'ions implantée n+, les références
numériques 9 et 10 les vernis à masquer, la référence numé-
rique 11 la couche d'ions implantée pour l'isolation, la référence numérique 12 la couche de métaux ohmiques (AuGe/ Ni), la référence numérique 13 le vernis à masquer, respectivement. Après dépôt de la pellicule fine de silicium (Si) 2 selon une épaisseur de 1,0 à 2,0 X 10-8 m sur toute la surface du substrat semi-isolant GaAs par la technique PECVD (dépôt de vapeur chimique amélioré par plasma), la pellicule de Si3N4 3 y est déposée selon une épaisseur de
1,0 X 10-7 m par PCVD (dépôt de vapeur par voie photo-
chimique) dans la première technique (Figure lAi.
Les conditions expérimentales pendant cette pé-
riode sont une température du substrat de 100 à 200 C, une pression réactionnelle de 1,333 à 13,33 X 102 Pa, un débit d'écoulement de SiN4 et de NH3 de 3-10 s/cm et de 15-500
s/cm, respectivement.
Après le dépôt de la pellicule de silicium 2 et de la pellicule de Si3N4 3, des ions Si+ sont implantés sous les conditions de 70-100 Kev, 1-6 X 1012/cm2 en utilisant la
résine à masquer 4 comme masque.
Afin de former une électrode de grille, la seconde technique (Figure lB) consiste à définir le modèle de grille en gravant la pellicule de Si3N4 3 en utilisant la résine
masquée 6 comme masque. Comme solution de gravure, on utili-
se du BOE (agent de gravure oxydant tamponné) 6:1.
La troisième technique (voir Figure 1C) consiste à déposer le tungstène 7, qui est une électrode de grille, par
une méthode sélective de dépôt chimique par vapeur.
Afin de déposer le tungstène 7 de façon sélective sur la pellicule fine exposée de Si, la température du substrat est de 350-450 C, la pression de réaction de 0,266 à 1,333 102 Pa, le débit d'écoulement du WF6 et de l'argon
gazeux de 5-10 s/cm et de 1000 s/cm, respectivement.
L'équation réactionnelle à ce moment est la sui-
vante: 2WF6 + 3Si ---> 3SiF4 + 2W.......... (1) Par cette réaction, la pellicule fine de tungstène
s'accroît jusqu'à une épaisseur de 1,0 X 10-8 m en consom-
mant la pellicule fine de silicium 2 puis s'arrête de croitre. Pour une croissance extérieure d'une électrode de grille en tungstène 7 présentant une épaisseur de 1,5 à 2,0 X 10-7 m, la quatrième technique consiste à ajouter de
l'hydrogène gazeux conjointement avec WF6 et l'argon gazeux.
En réglant la pression réactionnelle à 0,80-
2,66 X 102 Pa et en contrôlant le débit d'écoulement de l'hydrogène gazeux entre 100 et 500 s/cm, de façon à ne pas
modifier la température du substrat, la pellicule de tung-
stène s'accroît jusqu'au niveau de surface de la pellicule
en Si3N4 3 et ensuite s'arrête de croître transversalement.
Il en résulte qu'une électrode de grille de type T 7 est formée. A ce moment, l'équation réactionnelle est la suivante:
WF6 + 3H2 ---> W + 6HF............ (2)
Il est important que l'électrode de grille ci-
dessus 7 présente un profil en T. La formation d'une couche active n+, qui est la technique suivante, amoindrit la résistance parasitaire due à la couche surfacique d'épuisement n et simultanément-la prévention de la diffusion transversale de la couche n+ en
bas vers le métal de grille peut réduire la capacité para-
sitaire de grille.
La cinquième technique (Figure 1D) consiste en une implantation ionique pour former une couche active n+ 8 en
utilisant la grille de tungstène de type T 7 comme masque.
A ce moment, l'intervalle entre la grille 7 et la
couche active n+ 8 doit être de 1,0 à 2,0 X 10-7 m.
L'implantation ionique est suivie par un revenu de
post-implantation de façon à activer la couche ionique im-
plantée n 5 et la couche ionique implantée n+ 8.
A ce moment, la pellicule fine de Si 2 et la pel-
licule de Si3N4 3 joue un rôle effectif comme pellicule de recouvrement afin d'éviter la volatilisation de As, déposé
par des techniques d'implantation ionique et PCVD, respec-
tivement. Ainsi, il n'est pas nécessaire de déposer une pellicule de recouvrement indépendamment de la technique d'activation. La sixième technique (Figure 1E) consiste à former une zone d'isolation implantée B+ (ou H+) 11 à travers la fine pellicule de Si 2 et la pellicule Si3N4 3 sous les conditions de 100-200 Kev en utilisant la résine à masquer comme masque pour l'isolation entre les éléments du
MESFET.
La septième technique (Figure 1F) consiste à graver la fine pellicule de Si 2 et la pellicule de Si3N4 3 en utilisant la résine à masquer 13 comme masque, afin de
définir une source et un drain.
Par la suite, on met en oeuvre une technique d'enlèvement afin de définir le modèle de métaux ohmiques (AuGe/Ni) afin de réaliser les électrodes de source et de
drain 12.
A ce moment, l'alliage est mis en oeuvre à une température de 430 C pendant 5 minutes dans une atmosphère gazeuse d'hydrogène (H2) et d'azote (N2) selon un rapport de
30:70.
La Figure 1G représente un MESFET auto-aligné avec une électrode de grille en tungstène du type T réalisée par
le procédé décrit ci-dessus.
En mettant en oeuvre l'invention spécifiée ci-
dessus, le MESFET auto-aligné pourvu d'une grille du type T est fabriqué en déposant sélectivement par voie chimique de la vapeur de tungstène sur la pellicule fine de Si. Il en résulte que l'intervalle entre l'électrode de grille et la
couche n+ peut être réglée d'elle-même. De même, les problè-
mes de contamination qui se produisaient par exposition à
l'air ainsi que les détériorations chimiques qui se produi-
sent au dépôt d'une électrode de grille au moyen de la méthode de pulvérisation sont réduites au mininum tandis que la volatilisation de As qui se produisait dans la technique d'activation réalisée à température élevée est évitée et
l'on réalise un procédé simple.

Claims (4)

REVENDICATIONS
1. Une méthode de fabrication d'un transistor auto-aligné à semiconducteur métallique à effet de champ MESFET pourvu d'une électrode de grille en tungstène du type T, caractérisée en ce que: - on dépose une fine pellicule de silicium (Si) sur toute la surface d'un substrat semiisolant en GaAs par la technique PECVT (dépôt de vapeur chimique amélioré par plasma), on dépose une pellicule de Si3N4 sur la fine pellicule de silicium (Si) par la technique PCVD (dépôt de vapeur par voie photochimique), et on implante des ions pour une couche active n en utilisant une résine à masquer comme masque; - on réalise un modèle d'électrode de grille par gravure de ladite pellicule Si3N4 en utilisant une résine à masquer comme masque afin de former l'électrode de grille; - on développe le tungstène par dépôt sélectif de vapeur chimique uniquement sur la pellicule fine exposée en Si afin de ne pas déposer le tungstène sur ladite pellicule de Si3N4;
- on développe la pellicule de tungstène trans-
versalement afin de former une électrode de. grille en tungstène du type T; - on forme une couche n+ par implantation ionique de façon que l'intervalle entre ladite électrode de grille et ladite couche N+ soit de 1,0 à 2,0 X 10-7 m en utilisant ladite grille en tungstène du type T; - on active lesdites couches n et n+ en utilisant ladite pellicule fine de Si et la pellicule de Si3N4 comme pellicule de recouvrement;
- on réalise une implantation d'ions pour l'iso-
lation entre les dispositifs par l'intermédiaire de ladite fine pellicule de Si et de la pellicule de Si3N4;
- on grave ladite fine pellicule de Si et la pel-
licule de Si3N4 et on dépose des métaux ohmiques (AuGe/ni) par une technique d'enlèvement en utilisant une résine à
masquer comme masque pour réaliser une source et un drain.
2. Une méthode de fabrication d'un MESFET auto-
aligné selon la revendication 1, caractérisée en ce que ladite technique du dépôt du tungstène sélectivement et uniquement sur la pellicule de Si est réalisée sous la condition que la température du substrat soit de 350 à 450 C, la pression de réaction de 0,266 à 1,333 X 102 Pa, et le débit d'écoulement du WF6 et de l'argon gazeux de 5 à 10
s/cm à 1000 s/cm, respectivement.
3. Une méthode de fabrication d'un MESFET auto-
aligné selon la revendication 1, caractérisée en ce que les épaisseurs de ladite pellicule fine de Si et de la pellicule de Si3N4 en tant que pellicules de recouvrement dans ladite technique sont respectivement de 1, 0 à 2,0 X 10-8 m et 1,0 X
10-7 m.
4. Une méthode de fabrication d'un MESFET auto-
aligné selon la revendication 1, caractérisé en ce que la-
dite technique de dépôt de l'électrode de tungstène du type T est réalisée sous la condition que la température du substrat soit de 350 à 450 C, la pression de réaction de 0,80 à 2,66 X 102 Pa et les débits d'écoulement de WF6 et de l'hydrogène et de l'argon gazeux de 50 à 1000 s/cm, de 100 à
500 s/cm et de 1000 s/cm, respectivement.
FR8915925A 1988-12-01 1989-12-01 Methode fabrication d'un transistor auto-aligne a semi-conducteur metallique (gaas) a effet de champ pourvu d'une grille en tungstene du type t Expired - Fee Related FR2640079B1 (fr)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019880015986A KR910006702B1 (ko) 1988-12-01 1988-12-01 T형 게이트 형상을 가진 자기 정합 mesfet의 제조방법

Publications (2)

Publication Number Publication Date
FR2640079A1 true FR2640079A1 (fr) 1990-06-08
FR2640079B1 FR2640079B1 (fr) 1995-11-10

Family

ID=19279818

Family Applications (1)

Application Number Title Priority Date Filing Date
FR8915925A Expired - Fee Related FR2640079B1 (fr) 1988-12-01 1989-12-01 Methode fabrication d'un transistor auto-aligne a semi-conducteur metallique (gaas) a effet de champ pourvu d'une grille en tungstene du type t

Country Status (5)

Country Link
US (1) US4929567A (fr)
JP (1) JPH0620081B2 (fr)
KR (1) KR910006702B1 (fr)
DE (1) DE3939635A1 (fr)
FR (1) FR2640079B1 (fr)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5187111A (en) * 1985-09-27 1993-02-16 Kabushiki Kaisha Toshiba Method of manufacturing Schottky barrier gate FET
US5139968A (en) * 1989-03-03 1992-08-18 Mitsubishi Denki Kabushiki Kaisha Method of producing a t-shaped gate electrode
JPH04130619A (ja) * 1990-09-20 1992-05-01 Mitsubishi Electric Corp 半導体装置の製造方法
US5241203A (en) * 1991-07-10 1993-08-31 International Business Machines Corporation Inverse T-gate FET transistor with lightly doped source and drain region
KR940007668B1 (ko) * 1991-12-26 1994-08-22 재단법인 한국전자통신연구소 갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법
KR0130963B1 (ko) * 1992-06-09 1998-04-14 구자홍 T형 단면구조의 게이트 금속전극을 갖는 전계효과 트랜지스터의 제조방법
US6159781A (en) * 1998-10-01 2000-12-12 Chartered Semiconductor Manufacturing, Ltd. Way to fabricate the self-aligned T-shape gate to reduce gate resistivity
GB2359193B (en) * 1998-12-07 2003-11-12 Intel Corp Transistor with notched gate
KR100296126B1 (ko) 1998-12-22 2001-08-07 박종섭 고집적 메모리 소자의 게이트전극 형성방법
KR100299386B1 (ko) 1998-12-28 2001-11-02 박종섭 반도체 소자의 게이트 전극 형성방법
JP3988342B2 (ja) 1998-12-29 2007-10-10 株式会社ハイニックスセミコンダクター 半導体素子のゲート電極形成方法
US6797586B2 (en) * 2001-06-28 2004-09-28 Koninklijke Philips Electronics N.V. Silicon carbide schottky barrier diode and method of making
US8105889B2 (en) * 2009-07-27 2012-01-31 Cree, Inc. Methods of fabricating transistors including self-aligned gate electrodes and source/drain regions
KR101140285B1 (ko) * 2010-01-29 2012-04-27 서울대학교산학협력단 멀티 스텝형 티 게이트 제조방법
US8736276B2 (en) * 2011-06-20 2014-05-27 General Electric Company Ripple spring and diagnostic method therefor
KR102173638B1 (ko) 2014-10-01 2020-11-04 삼성전자주식회사 반도체 소자 및 그 형성방법
KR102097714B1 (ko) 2019-11-05 2020-04-06 곽성근 맥섬석 과립을 이용한 원적외선과 음이온 방사 실리콘 고무 조성물 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0193021A1 (fr) * 1985-02-27 1986-09-03 International Business Machines Corporation Procédé pour la formation d'un dispositif comportant de l'arsénide de gallium implanté
JPS62114276A (ja) * 1985-11-14 1987-05-26 Oki Electric Ind Co Ltd 半導体素子の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4532695A (en) * 1982-07-02 1985-08-06 The United States Of America As Represented By The Secretary Of The Air Force Method of making self-aligned IGFET
JPS59161876A (ja) * 1983-03-04 1984-09-12 Nec Corp 化合物半導体装置の製造方法
US4601094A (en) * 1984-04-27 1986-07-22 The Warner & Swasey Company Turning machine with an automatic tool changer
JPS61166080A (ja) * 1984-12-28 1986-07-26 Fujitsu Ltd 電界効果トランジスタ及びその製造方法
US4712291A (en) * 1985-06-06 1987-12-15 The United States Of America As Represented By The Secretary Of The Air Force Process of fabricating TiW/Si self-aligned gate for GaAs MESFETs
US4735913A (en) * 1986-05-06 1988-04-05 Bell Communications Research, Inc. Self-aligned fabrication process for GaAs MESFET devices
EP0252179B1 (fr) * 1986-07-11 1992-05-27 International Business Machines Corporation Procédé de formation d'un profil de masque sous-attaqué
US4859618A (en) * 1986-11-20 1989-08-22 Sumitomo Electric Industries, Ltd. Method of producing the gate electrode of a field effect transistor
JPH07118482B2 (ja) * 1987-02-20 1995-12-18 シャープ株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0193021A1 (fr) * 1985-02-27 1986-09-03 International Business Machines Corporation Procédé pour la formation d'un dispositif comportant de l'arsénide de gallium implanté
JPS62114276A (ja) * 1985-11-14 1987-05-26 Oki Electric Ind Co Ltd 半導体素子の製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
ANONYMOUS: "Submicron-Gate Self-Aligned Gallium Arsenide FET Fabrication", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 28, no. 6, November 1985 (1985-11-01), NEW YORK, US, pages 2687 - 2690 *
PATENT ABSTRACTS OF JAPAN vol. 011, no. 325 (E - 551) 22 October 1987 (1987-10-22) *

Also Published As

Publication number Publication date
KR900011038A (ko) 1990-07-11
JPH0620081B2 (ja) 1994-03-16
JPH02192127A (ja) 1990-07-27
FR2640079B1 (fr) 1995-11-10
US4929567A (en) 1990-05-29
DE3939635A1 (de) 1990-06-07
KR910006702B1 (ko) 1991-08-31
DE3939635C2 (fr) 1993-09-23

Similar Documents

Publication Publication Date Title
FR2640079A1 (fr) Methode fabrication d'un transistor auto-aligne a semi-conducteur metallique (gaas) a effet de champ pourvu d'une grille en tungstene du type t
US5180690A (en) Method of forming a layer of doped crystalline semiconductor alloy material
US4477311A (en) Process and apparatus for fabricating a semiconductor device
US4331737A (en) Oxynitride film and its manufacturing method
US5789312A (en) Method of fabricating mid-gap metal gates compatible with ultra-thin dielectrics
US5232873A (en) Method of fabricating contacts for semiconductor devices
US20050184309A1 (en) Process for fabricating ultra-low contact resistances in GaN-based devices
US5010040A (en) Method of fabricating solar cells
JP2738333B2 (ja) 半導体装置の製造方法
FR2477773A1 (fr) Procede de fabrication de circuits a semiconducteur
EP0013342A1 (fr) Procédé de fabrication de transistors à effet de champ auto-alignés du type métal-semi-conducteur
EP0637837A2 (fr) Méthode de fabrication d'un transistor à couches minces
WO1986002488A1 (fr) REVETEMENT DE SEMICONDUCTEURS DE COMPOSES DE III-V et II-VI
EP0571632A1 (fr) Couche mince en silicium polycristallin et son procede de formation a basse temperature
US5561074A (en) Method for fabricating reverse-staggered thin-film transistor
US5144410A (en) Ohmic contact for III-V semiconductor devices
EP0113983B1 (fr) Fabrication d'un dispositif semi-conducteur au moyen d'épitaxie par faisceau moléculaire
US3968019A (en) Method of manufacturing low power loss semiconductor device
EP0825652B1 (fr) Electrode ohmique et son procédé de fabrication
FR2566583A1 (fr) Procede de fabrication d'au moins un transistor a effet de champ en couche mince, et transistor obtenu par ce procede
US5849630A (en) Process for forming ohmic contact for III-V semiconductor devices
KR100564416B1 (ko) 반도체소자의 살리사이드층 형성방법
KR940006710B1 (ko) Mes fet의 제조방법
JPH01214116A (ja) コンタクト孔埋込方法
US6033534A (en) Method for producing an Al-containing layer with a planar surface on a substrate having hole structures with a high aspect ratio in the surface

Legal Events

Date Code Title Description
ST Notification of lapse

Effective date: 20111223