KR940006710B1 - Mes fet의 제조방법 - Google Patents

Mes fet의 제조방법 Download PDF

Info

Publication number
KR940006710B1
KR940006710B1 KR1019900012284A KR900012284A KR940006710B1 KR 940006710 B1 KR940006710 B1 KR 940006710B1 KR 1019900012284 A KR1019900012284 A KR 1019900012284A KR 900012284 A KR900012284 A KR 900012284A KR 940006710 B1 KR940006710 B1 KR 940006710B1
Authority
KR
South Korea
Prior art keywords
layer
region
silicon nitride
silicon oxide
oxide layer
Prior art date
Application number
KR1019900012284A
Other languages
English (en)
Other versions
KR910005482A (ko
Inventor
소이치 이마무라
스가도루
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR910005482A publication Critical patent/KR910005482A/ko
Application granted granted Critical
Publication of KR940006710B1 publication Critical patent/KR940006710B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H01L21/26546—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds of electrically active species
    • H01L21/26553—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H01L29/66863—Lateral single gate transistors
    • H01L29/66871—Processes wherein the final gate is made after the formation of the source and drain regions in the active layer, e.g. dummy-gate processes

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

내용 없음.

Description

MES FET의 제조방법
제1도 (a)∼(c)는 종래의 공정을 나타낸 단면도.
제2도 (a)∼(d)는 본 발명에 따른 실시예의 제조공정을 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1,20 : 반절연성 기판 2,22 : 산화규소층
21 : 질화규소층 3,8,23 : 레지스트
4,5,9,27,28 : 개구부(開口部) 6,25 : 소오스영역
7,24 : 드레인영역 10,26 : 채널영역
11,12 : 오오믹전극 13 : 게이트전극
29 : 드레인전극 30 : 소오스전극
31 : 채널전극
[산업상의 이용분야]
본 발명은 Ⅲ-V족 화합물로 이루어진 반절연성 기판(半絶緣性 基板)을 이용하는 MES FET의 제조방법에 관한 것이다.
[종래의 기술 및 문제점]
최근, 그 용도가 현저하게 증대되고 있는 Ⅲ-V족 화합물, 예컨대(GaAs 반도체소자에서는 반절연성 GaAs기판의 특히 표면부근에 확산층이 만들어져 있는데, 이하 그 제조공정순으로 요부를 나타낸 제1도 (a)∼(c)를 참조하여 상세히 설명한다.
반절연성 GaSa기기판(1)의 표면에는, 산화규소층(3)을 5000Å정도 피복하고 나서, 겹쳐서 피복한 포토리소그래피(Photo Lithography)공정에 의해 형성된 포토레지스트층(3)을 마스크로 해서 에칭공정(등방성, 이방성 모두 가능함)에 의해 소오스 및 드레인영역용으로서 설치한 개개부(4, 5)에 Si이온을 주입하여 소오스영역(6) 및 드레인영역(7)을 형성한다[제1도(a) 참조].
그리고 제1(b)도에 나타낸 바와 같이, 포토레지스트층(23)을 제거하고 새롭게 제2포토레지스트층(8)을 산화규소층(2)에 피복한 후, 이온주입공정에 앞서서 소오스 및 드레인영역용 개구부(4, 5)의 사이를 피복하는 산화규소층(2)부분, 즉 후술할 채널영역 형성예정위치를 용제(溶除)하여 개구부(9)를 형성하고, 다시 Si이온 주입공정을 행하여 채널영역(10)을 형성한다. 채널영역(10)의 형성을 마치고 나서 주입된 Si이온의 활성처리용의 가열처리를 행하고, 최종공정인 전극형성공정으로 이행한다. 즉, 소오스영역(6)과 드레인영역(7) 및 채널영역(10)의 노출표면에 Au, Pt, Ti 각 층으로 이루어진 게이트전극(13)과 Au-Ge합금제 오오믹(Ohmic)전극(11, 12)을 형성하여 MES FET를 얻는다. 이와 같이 반절연성 GaAs기판의 표면으로부터 극히 얕은 표면층에 불순물을 도입ㆍ확산시켜 능동 또는 수동영역을 형성하고 있으므로, 표면부근에서의 오염이 장치의 특성에 영향을 끼쳐서 불안정을 초래하는 원인으로 되고 있다. 상기의 제조공정에서는, 이온주입공정 등 적어도 2회의 공정에서 반절연성 GaAs기판의 표면을 노출시키게 되어 레지스트의 잔사(殘査)나 처리에 따른 기판의 오염이 문제로 되고 있다.
[발명의 목적]
본 발명은 상기한 사정을 고려하여 이루어진 것으로, 특히 반절연성 III-V족 화합물제 기판표면을 노출시키지 않고 처리함으로써 안정하고 또한 용이하게 MES FET를 형성할 수 있도록 MES FET의 제조방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명은, III-V족 화합물로 이루어진 반절연성 반도체기판의 표면상에 질화규소층을 퇴적하는 공정과, 상기 질화규소층의 표면상에 산화규소층을 퇴적하는 공정, 채널영역 형성예정위치 이외의 상기 산화규소층을 포토리소그래피기술에 의해 제거하는 공정, 상기 질화규소층의 표면상에 레지스트층을 퇴적하는 공정, 상기 레지스트층을 선택적으로 제거하여, 상기 질화규소층을 노출시킨 드레인영역용 개구부 및 소오스 영역용 개구부를 형성함과 더불어 상기 산화규소층의 표면을 노출시키는 공정, 상기 레지스트층을 마스크로 하여 상기 드레인영역용 개구부, 소오스영역용 개구부 및 상기 산화규소층의 표면으로부터 상기 반도체기판내로 이온주입을 실시하는 공정, 상기 레지스트층 및 상기 산화규소층을 제거하는 공정, 상기 반도체기판을 가열하여 상기 반도체기판내의 이온주입이 이루어진 영역을 활성화시켜서 드레인영역, 소오스영역 및 채널영역을 형성하는 공정 및, 상기 질화규소층을 선택적으로 제거하고, 상기 드레인영역상에 드레인 전극, 상기 소오스영역상에 소오스전극 및 상기 채널영역상에 채널전극을 각각 형성하는 공정을 구비하여 이루어진 것을 특징으로 한다.
[작용]
III-V족 화합물 특히 GaAs기판의 특징중 하나로 As의 증기압이 높다는 것은 잘 알려져 있는 바이므로, 이러한 반절연성 기판에 MES FET를 만들어 넣는데도 특별한 배려가 있게 된다. 한편, MES FET를 구성하는 채널영역은, 소오스 및 드레인영역보다 저농도로 유지할 필요가 있고, 또 얕은 Xj(Shallow Junction) 예컨대 0.1μm정도를 유지하고 있으므로, 포토리소그래피공정에 의한 레지스트잔사 등에 따른 오염(Contamination)에 의해 전하가 차지업(Charge Up)되어 공핍층이 확대되는 것도 극력 방지하지 않으면 안된다. 게다가, 채널영역과 소오스 및 드레인영역에는 각각 게이트전극 혹은 오오믹전극을 설치하지 않으면 안되고, 당연히 포토리소그래피공정을 실시하지 않으면 안된다. 더욱이, 특성상 약 2μm로 폭이 좁은 채널영역에 형성하는 게이트전극도 당연히 작게 형성하지 않으면 안된다. 더욱이 또, 이 좁은 채널영역을 형성하는 데도 포토리소그래피공정에 의지하지 않을 수 없고, 따라서 에칭 마스크로서 유용한 재료를 선정하지 않으면 안된다.
이러한 관점으로부터 본 발명의 방법에서는, 반절연성 기판에 직접 질화 규소층을 피복하는 방식을 채용하였다. 질화규소층은, 패시베이션(Passivation)층으로서도 매우 우수할 뿐만 아니라, 등방성 에칭 및 이방성 에칭에 대한 선택성도 우수하다. 즉, 게이트전극을 형성하는 데는, 질화규소층에 퇴적한 다른 절연물층을 포토리소그래피공정과 에칭공정에 의해 제거하지 않을 수 없다.
질화규소층은, 이 공정에 있어서 등방성 에칭액(Etchant)으로서 이용하는 불화암모늄 또는 이방성 에칭액으로서 이용하는 프레온계 기체에 대해서, 모두 용해되지 않고 우수한 선택성을 발휘한다.
게다가, 반절연성 기판을 피복하는 질화규소층의 존재하에서 이온주입공정이 실시되며, 더욱이 또 열부하(熱負荷)도 그 상태에서 실시하므로 증기압이 높은 반절연성 기판의 증발을 방지할 수 있고, 소정의 조성을 유지할 수 있으므로, MES FET로서의 특성도 확보할 수 있다.
이러한 사정에 의해 본 발명의 방법에서는, 질화규소층을 반절연성 기판에 직접 피복하도록 하고 있다.
[실시예]
이하, 제2도(a)∼(d)를 참조하여 본 발명의 1실시예를 상세히 설명한다. 즉, III-V족 화합물로 이루어진 반절연성 기판 예컨대 GaAs기판(20)의 표면에 감압 화학적 기상성장법(LPCVD法)에 의해 질화규소층(21)을 500Å정도의 두께로 퇴적하고, 더욱이 약 1000Å의 산화규소층(22)을 화학적 기상성장법에 의해 적층한다. 다음에는 공지의 포토리소그래피기술에 의해 후술할 채널영역 형성예정위치를 덮은 산화규소층(22) 부분을 남기고 다른 부분을 제거한다. 제2(a)도에서 점선으로 둘러싸인 부분이 용제(溶除)된 산화규소층(22)을 나타내고 있고, 또 남은 산화규소층(22) 부분에 겹쳐진 영역은 포토리소그래피공정에 사용한 레지스트층의 잔여부분이다. 여기서, 리소그래피공정에서의 에칭공정은 등방성 또는 이방성 공정의 어느쪽이라도 좋다. 구체적으로는, 산화규소층(22)용 등방성 에칭공정에 불화암모늄, 이방성 에칭공정에 프레온계 기체를 이용하는 RIE(Reactive Ion Etching)공정이 적용 가능하다. 그 이유는, 작용란에서 설명한 바와 같이 산화규소층(22)부분의 제거를 질화규소층(21)에 영향을 주지 않고 행할 수 있는 매우 유리한 효과를 거둘 수 있기 때문이다.
다음에는 제2(b)도에 나타낸 바와 같이 채널영역 형성예정위치를 덮은 산화규소층(22)부분 이외의 질화규소층(21)에 새롭게 레지스트층(23)을 적층ㆍ피착한다. 그리고 여기에 적층한 레지스트층(23)부분 및 드레인영역(24)과 소오스영역(25)용 개구부(27, 28)간의 산화규소층(22)부분을 계속해서 행하는 MES FET용 이온주입공정에서 드레인영역(24)과 소오스영역(25) 및 채널영역(26)간의 불순물농도에 차이를 갖게 하기 위한 이온주입 마스크로서 이용하였다. 이 산화규소층 차이를 갖게 하기 위한 이온주입 마스크로서 이용한다. 이 산화규소층(22)부분은 폭이 거의 2μm이고, 이 위치에 형성되는 후술할 채널영역의 폭은 1.6μm이다.
이와 같이 질화규소층(21)과 그 일부에 적층한 산화규소층(22)부분의 존재하에서 이온주입공정을 행한다. 즉, Si이온을 가속전압 250KeV와 120KeV의 2회의 이온주입공정에 의해 GaAs반절연성 기판내에 도입하여1013/cm3의 드레인영역(24)과 소오스영역(25)을 형성한다. 이 공정에서, 채널영역(26) 형성예정위치에는 산화규소층(22)부분이 여분으로 설치되어 있으므로, 당연히 도입되는 불순물농도가 한자리 얇게 되어 1012/cm3로 된다. 이와 같이 2회의 이온주입공정을 행하는 것은, 각 영역내의 깊이방향의 불순물농도를 균일화하기 위해 행하는 수단이다. 더욱이, 산화규소층(22)부분의 제거를 등방성 또는 이방성 에칭수단에 의해 행하는데, 상기한 산화규소층(22)의 제거공정과 마찬가지로 질화규소층(21)을 손상시키지 않고 완료한다.
계속해서, 어닐(Anneal)공정인 활성화처리를 불활성 분위기[질소 또는 아르곤(Ar)]중에서 실시하여 각영역(24, 25, 26)을 완성하였다. 이 활성화처리에 있어서는, 질화규소층(21)이 형성되어 있으므로, 종래처럼 아르신(AsH3)분위기와 같은 특정한 조건이 필요치 않아 경비의 절약에 공헌하게 된다. 물론, 이 공정에 앞서 레지스트층(23)을 박리하여 제2도(c)의 단면구조를 얻을 수도 있다.
최종공정으로서 드레인전극(29)과 소오스전극(30) (모두 오오믹접합을 형성하는 전극) 및 채널전극(31)의 형성으로 이행한다. 즉, 채널영역(26)에 대응하는 질화규소층(21)을 포토리소그래피공정에 의해 제거하고 나서, Ti, Pt, Au를 이 순서대로 스퍼터링(Sputtering) 또는 진공증착법에 의해 각가 1000Å, 500Å, 5000Å의 두께로 퇴적하여 채널전극(31)을 형성한다.
또, 드레인영역(24)과 소오스영역(25)에 대향하는 질화규소층(21)도 마찬가지로 포토리소그래피공정에 의해 제거하고 나서, Au-Gu합금을 스퍼터링 또는 진공증착법에 의해 0.2μm정도의 두께로 퇴적하여 드레인전극(29)과 소오스전극(30)을 형성한다. 상기 Au-Ge합금에서의 Ge의 함유량은 5∼10중량%이다.
한편, 본원청구범위가 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
상기한 바와 같이 본 발명에서는, 활성화공정까지 반절연성 기판을 노출시키지 않고 처리할 수 있으므로, 매우 안정한 특성이 있는 MES FET를 용이하게 형성할 수 있다. 또, 질화규소층의 채용에 의해 증기압이 높은 반절연성 기판의 조성이 변화하지 않는다는 잇점이 있는 외에, 내습성에 대해 우수한 MES FET를 얻을 수 있다.

Claims (1)

  1. Ⅲ-V족 화합물로 이루어진 반절연성 반도체기판(20)의 표면상에 질화규소층(21)을 퇴적하는 공정과, 상기 질화규소층(21)의 표면상에 산화규소층(22)을 퇴적하는 공정, 채널영역 형성예정위치 이외의 상기 산화규소층(22)을 포토리소그래피기술에 의해 제거하는 공정, 상기 질화규소층(21)의 표면상에 레지스트층(23)을 퇴적하는 공정, 상기 레지스트층(23)을 선택적으로 제거하여, 상기 질화규소층(21)을 노출시킨 드레인영역용 개구부(27) 및 소오스영역용 개구부(28)를 형성함과 더불어 상기 산화규소층(22)의 표면을 노출시키는 공정, 상기 레지스트층(23)을 마스크로 하여 상기 드레인영역용 개구부(27), 소오스영역용 개구부(28)및 상기 산화규소층(22)의 표면으로부터 상기 반도체기판(20)내로 이온주입을 실시하는 공정, 상기 레지스트층(23) 및 상기 산화규소층(22)을 제거하는 공정, 상기 반도체기판(20)을 가열하여 상기 반도체기판(20)내의 이온주입이 이루어진 영역을 활성화시켜 드레인영역(24), 소오스영역(25) 및 채널영역(26)을 형성하는 공정 및, 상기 질화규소층(21)을 선택적으로 제거하고, 상기 드레인영역(24)상에 드레인전극(29), 상기 소오스영역(25)상에 소오스전극(30) 및 상기 채널영역(26)상에 채널전극을 각각 형성하는 공정을 구비하여 이루어진 것을 특징으로 하여 MES FET의 제조방법.
KR1019900012284A 1989-08-11 1990-08-10 Mes fet의 제조방법 KR940006710B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1-208507 1989-08-11
JP1208507A JPH0372634A (ja) 1989-08-11 1989-08-11 Ｍｅｓ　ｆｅｔの製造方法

Publications (2)

Publication Number Publication Date
KR910005482A KR910005482A (ko) 1991-03-30
KR940006710B1 true KR940006710B1 (ko) 1994-07-25

Family

ID=16557304

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900012284A KR940006710B1 (ko) 1989-08-11 1990-08-10 Mes fet의 제조방법

Country Status (3)

Country Link
EP (1) EP0412502A1 (ko)
JP (1) JPH0372634A (ko)
KR (1) KR940006710B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2694920B1 (fr) * 1992-08-20 1994-10-28 Oreal Dispositif pour conserver séparés l'un de l'autre au moins deux produits et pour effectuer leur mélange à un instant souhaité.
KR100350309B1 (ko) * 1999-03-05 2002-08-24 주식회사 파워넷 녹음부 및 재생부 분리형 보이스 메모장치 및 그 녹음 및 재생방법
KR20010106874A (ko) * 2000-05-23 2001-12-07 정일구 순간 혼합 뚜껑

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2631873C2 (de) * 1976-07-15 1986-07-31 Siemens AG, 1000 Berlin und 8000 München Verfahren zur Herstellung eines Halbleiterbauelements mit einem Schottky-Kontakt auf einem zu einem anderen Bereich justierten Gatebereich und mit kleinem Serienwiderstand
US4344980A (en) * 1981-03-25 1982-08-17 The United States Of America As Represented By The Secretary Of The Navy Superior ohmic contacts to III-V semiconductor by virtue of double donor impurity
US4505023A (en) * 1982-09-29 1985-03-19 The United States Of America As Represented By The Secretary Of The Navy Method of making a planar INP insulated gate field transistor by a virtual self-aligned process
EP0112657B1 (en) * 1982-11-29 1990-06-20 Fujitsu Limited Field effect transistor and process for fabricating it
JPS6010787A (ja) * 1983-06-30 1985-01-19 Sanyo Electric Co Ltd シヨツトキ−障壁型ｆｅｔの製造方法
JPS6032364A (ja) * 1983-08-01 1985-02-19 Toshiba Corp 半導体装置の製造方法
JPS6086866A (ja) * 1983-10-19 1985-05-16 Matsushita Electronics Corp 電界効果トランジスタおよびその製造方法

Also Published As

Publication number Publication date
KR910005482A (ko) 1991-03-30
EP0412502A1 (en) 1991-02-13
JPH0372634A (ja) 1991-03-27

Similar Documents

Publication Publication Date Title
US4745082A (en) Method of making a self-aligned MESFET using a substitutional gate with side walls
US4546540A (en) Self-aligned manufacture of FET
US4859618A (en) Method of producing the gate electrode of a field effect transistor
US4717681A (en) Method of making a heterojunction bipolar transistor with SIPOS
JPH048943B2 (ko)
EP0476801A2 (en) Production of a semiconductor device using implantation into a thermohardening resin
EP0179196A2 (en) A method of forming a semiconductor device using a mask
KR960019602A (ko) 자기 정렬형 티-게이트 갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법
JPH03774B2 (ko)
US5204278A (en) Method of making MES field effect transistor using III-V compound semiconductor
KR940006710B1 (ko) Mes fet의 제조방법
US4936781A (en) Method of fabrication of a P+nn+ diode and of a bipolar transistor incorporating this diode utilizing the effect of neutralization of donor atoms by atomic hydrogen
GB2074374A (en) Method of making field effect transistors
US6667538B2 (en) Semiconductor device having semiconductor resistance element and fabrication method thereof
JPS6292327A (ja) 半導体装置及びその製造方法
JPH0543291B2 (ko)
JPH0212927A (ja) Ｍｅｓ　ｆｅｔの製造方法
JPS60165764A (ja) 化合物半導体装置の製造方法
JPH0793318B2 (ja) 半導体装置の製造方法
US4673446A (en) Method of forming thermally stable high resistivity regions in n-type indium phosphide by oxygen implantation
JPS61171141A (ja) 半導体装置およびその製造方法
JPH09321060A (ja) 電界効果トランジスタとその製造方法
JPS6190470A (ja) 化合物半導体装置の製造方法
JPH028454B2 (ko)
JPH0724259B2 (ja) 化合物半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040709

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee