JPS6010787A - シヨツトキ−障壁型ｆｅｔの製造方法 - Google Patents
シヨツトキ−障壁型ｆｅｔの製造方法Info
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- JPS6010787A JPS6010787A JP11980283A JP11980283A JPS6010787A JP S6010787 A JPS6010787 A JP S6010787A JP 11980283 A JP11980283 A JP 11980283A JP 11980283 A JP11980283 A JP 11980283A JP S6010787 A JPS6010787 A JP S6010787A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ）産業上の利用分野
本発明はン冒ヅトキー障壁型ＦＥＴの製造方法に関する
。
。
口）従来技術
ＧａＡｓを基板とするン１１ブトキー障壁型電界効果ト
ランジスタ（以下、ＭＥＳＦＥＴと称す）は高周波用に
使用されるものであって、その一般的な構造を第１図１
−示す。同図において、（１）は半絶縁性ＧａＡｓ基板
、（２）はこのＧａＡｓ基板ｆｉｔ上（二形成されたｎ
型活性層、（３）（３’ｌはこの活性層（２）上に形成
された１層であって、電極金属と上記活性層（２）との
コンタクト抵抗の低減、及び高周波四二おける雑音指数
の低減を図るために設けられている。（４）は上記活性
層（２）に接した状態で形成さルたシ、−ｙトキー電極
、Ｃ５）ｆ６］は上記ｎ 層＋３１ （３１上に設けら
れたソース、ドレイン′磁株である。
ランジスタ（以下、ＭＥＳＦＥＴと称す）は高周波用に
使用されるものであって、その一般的な構造を第１図１
−示す。同図において、（１）は半絶縁性ＧａＡｓ基板
、（２）はこのＧａＡｓ基板ｆｉｔ上（二形成されたｎ
型活性層、（３）（３’ｌはこの活性層（２）上に形成
された１層であって、電極金属と上記活性層（２）との
コンタクト抵抗の低減、及び高周波四二おける雑音指数
の低減を図るために設けられている。（４）は上記活性
層（２）に接した状態で形成さルたシ、−ｙトキー電極
、Ｃ５）ｆ６］は上記ｎ 層＋３１ （３１上に設けら
れたソース、ドレイン′磁株である。
ところで、このような構造のＭＥＳＦＥＴにおいては活
性層（２）、ｎ ｊｄｔａｌ（３）はエピタキシャル成
長≦二よって形成していた。従って、このようなＭＥ
ＥＩ Ｅｌ’ Ｅ Ｔを製造する区二際し、活性層（２
）上Ｃニジａヅトキー電極形成部を設けるＣ二はｎ 層
（３）のエツチングを行わなければならず、また、Ｇａ
ＡＳ基板（１１上に複数のＭｇ５ＦＥＴを形成する場合
は素子分離のため１二活性層（２）下にまで達する分離
溝を設けなければならなかった。このため、基板（１）
表面に凹凸が住じ、電極配線に断線を生じる慣れがあっ
た。
性層（２）、ｎ ｊｄｔａｌ（３）はエピタキシャル成
長≦二よって形成していた。従って、このようなＭＥ
ＥＩ Ｅｌ’ Ｅ Ｔを製造する区二際し、活性層（２
）上Ｃニジａヅトキー電極形成部を設けるＣ二はｎ 層
（３）のエツチングを行わなければならず、また、Ｇａ
ＡＳ基板（１１上に複数のＭｇ５ＦＥＴを形成する場合
は素子分離のため１二活性層（２）下にまで達する分離
溝を設けなければならなかった。このため、基板（１）
表面に凹凸が住じ、電極配線に断線を生じる慣れがあっ
た。
八）発明の目的
本発明はこのような点Ｃ二鑑みて為されたものであって
、断線を防止するととも（二簡単な製造工程でＭＥＳＦ
”ＥＴを製造することを目的とする。
、断線を防止するととも（二簡単な製造工程でＭＥＳＦ
”ＥＴを製造することを目的とする。
二）発明の構成
本発明は、基板上Ｃ二保護膜、マスク層を梼ｊ−形成し
て、このマスク層、保護膜を介して連続的ζニイオン注
入をすることＩ：より、マスク層下の基板表面ｃｎ層を
形成するとともに、マスク層下以外の基板表面Ｉ：ｎ
層より成るソース、ドレイン領域を形成した後、上記保
護膜で基板表面を保護した状態で熱処理をする構成を採
っている。
て、このマスク層、保護膜を介して連続的ζニイオン注
入をすることＩ：より、マスク層下の基板表面ｃｎ層を
形成するとともに、マスク層下以外の基板表面Ｉ：ｎ
層より成るソース、ドレイン領域を形成した後、上記保
護膜で基板表面を保護した状態で熱処理をする構成を採
っている。
ホ）実施例
第２図乃至第７図は本発明ＭＥＳＦＥ’ｌ’の製造方法
を工程順に示した断面図であって、これらの図を用いて
本発明を詳述する。まず、半絶縁性ＧａＡｓ基板（７）
上にＧａ７ＬＡＩ！１−ＷＡｓより成る５００Ａ厚の保
護膜（８）及び５００Ａ厚のＧ ａ Ａ ｓ層（９）を
ＯＶＤ法を用いて順次積層形成する（第２図）。尚、上
記保護膜（８）ｏ）ａａ−／Ａｌの割合は０、７７ （
１３程度Ｓ二すると良い。次に、ショヅトキー電極を形
成すべき所望の基板（１１表面のＧ ａ Ａ ｓ層（９
）上にフォトレジストαωを設け、このレジストα０を
マスクとして上記ＧａＡｓ層（９）にＣＣ１！ｚＦ４
’ｉガスを用いたプラズマエツチングを施し、上記レジ
ス）（１１下にＧａＡｓ層（９）を残存して成るマスク
層（１１）を形成する（第３図）。レジス）（１０１除
去後、上記マスク層αＤ及び保護膜（８）を介して２０
０ＫｅＶの高加速電圧を用い、ｌＸ１０’シーの注入量
で８１を注入する（第４図）。これ区二より、マスク層
Ｕの存在箇所では基板（７）表面から７００Ａの深さ、
マスクＭ（１１１の存在しない箇所では基板（７）表面
から１２００χの深さに５ ｘ １Ｑ’％のビーク濃度
を有するｎ層（１ｚが形成される。続いて、８０Ｋｅｖ
の低加速電圧を用いて２ｘ１ｏ’）−の注入量で８１を
マスク層（ＩＤ及び保護膜（８）上から基板（７）に注
入する（第５図）。このとき、マスク層住ηの存在しな
い箇所の基板（７）表面には表面部から２００ズの深さ
に２ ｘ １０’）ｔｌのピーク濃度を有するｎ層層よ
り成るソース、ドレイン領域（１３１（１４）が形成さ
れる。然し乍ら、マスク層（ｌυの存在する箇所では上
記注入Ｓ１はマスク層Ｕ及び保護膜（８）で吸収され、
基板（１）表面にまで到達しない。このため、このマス
ク層αＢ直下の基板（７）表面部には上記ｎ層（１２が
活性層（１つとして残存する。マスク層ａ１）除去後（
第６図）、上記保護膜（８）で基板（７）表面を保護し
た状態で８５０”Ｃ１１５〜３０分の条件で熱処理を行
い、上記ソース、ドレイン領域αりＣ４及び活性層（１
ωを安定化させる。その後、上記保護膜（８）を燐酸、
弗酸。
を工程順に示した断面図であって、これらの図を用いて
本発明を詳述する。まず、半絶縁性ＧａＡｓ基板（７）
上にＧａ７ＬＡＩ！１−ＷＡｓより成る５００Ａ厚の保
護膜（８）及び５００Ａ厚のＧ ａ Ａ ｓ層（９）を
ＯＶＤ法を用いて順次積層形成する（第２図）。尚、上
記保護膜（８）ｏ）ａａ−／Ａｌの割合は０、７７ （
１３程度Ｓ二すると良い。次に、ショヅトキー電極を形
成すべき所望の基板（１１表面のＧ ａ Ａ ｓ層（９
）上にフォトレジストαωを設け、このレジストα０を
マスクとして上記ＧａＡｓ層（９）にＣＣ１！ｚＦ４
’ｉガスを用いたプラズマエツチングを施し、上記レジ
ス）（１１下にＧａＡｓ層（９）を残存して成るマスク
層（１１）を形成する（第３図）。レジス）（１０１除
去後、上記マスク層αＤ及び保護膜（８）を介して２０
０ＫｅＶの高加速電圧を用い、ｌＸ１０’シーの注入量
で８１を注入する（第４図）。これ区二より、マスク層
Ｕの存在箇所では基板（７）表面から７００Ａの深さ、
マスクＭ（１１１の存在しない箇所では基板（７）表面
から１２００χの深さに５ ｘ １Ｑ’％のビーク濃度
を有するｎ層（１ｚが形成される。続いて、８０Ｋｅｖ
の低加速電圧を用いて２ｘ１ｏ’）−の注入量で８１を
マスク層（ＩＤ及び保護膜（８）上から基板（７）に注
入する（第５図）。このとき、マスク層住ηの存在しな
い箇所の基板（７）表面には表面部から２００ズの深さ
に２ ｘ １０’）ｔｌのピーク濃度を有するｎ層層よ
り成るソース、ドレイン領域（１３１（１４）が形成さ
れる。然し乍ら、マスク層（ｌυの存在する箇所では上
記注入Ｓ１はマスク層Ｕ及び保護膜（８）で吸収され、
基板（１）表面にまで到達しない。このため、このマス
ク層αＢ直下の基板（７）表面部には上記ｎ層（１２が
活性層（１つとして残存する。マスク層ａ１）除去後（
第６図）、上記保護膜（８）で基板（７）表面を保護し
た状態で８５０”Ｃ１１５〜３０分の条件で熱処理を行
い、上記ソース、ドレイン領域αりＣ４及び活性層（１
ωを安定化させる。その後、上記保護膜（８）を燐酸、
弗酸。
塩酸等のエッチャントを用いたウェットエツチングで除
去し、活性層（ＬＳ上にＡＩ！より成るシ１ｌ−１）キ
ー電５（ｌｅ、ソース、ドＬ／（７領域Ｃ１３（１４１
上ｃ Ａ ｕ 。
去し、活性層（ＬＳ上にＡＩ！より成るシ１ｌ−１）キ
ー電５（ｌｅ、ソース、ドＬ／（７領域Ｃ１３（１４１
上ｃ Ａ ｕ 。
Ｇｅ、Ｎｉの合金より成るソース、ドレイン電極σ７）
（１８）を形成してＭＥＳＦＥＴを完成する（第７図）
。
（１８）を形成してＭＥＳＦＥＴを完成する（第７図）
。
へ）発明の効果
以上述べた如く、本発明ＭＥ８ＦＥＴの製造方法は基板
表面に保護膜、マスク層を積層形成して。
表面に保護膜、マスク層を積層形成して。
このマスク層、保護膜を介して連続的にイオン注入を施
してマスク層下の基板表面にｎ層を形成するとともＣニ
マスク層下以外の基板表面Ｃ二ｎ 層より成るソースド
レイン領域を形成した後、上記保護膜で基板表面を保護
した状態で熱処理を行っているので、簡単な製造工程で
ＭＥＳＦＥＴが製造出来るとともに基板表面にシ！ｌブ
トキー電極等を形成するためのエツチングを施こす必要
がなく、基板表面が平坦Ｃ二保たれ電極配線の断線等の
ない信頼性の高い１ｖｌＥＳＦＥＴが製造出来る。
してマスク層下の基板表面にｎ層を形成するとともＣニ
マスク層下以外の基板表面Ｃ二ｎ 層より成るソースド
レイン領域を形成した後、上記保護膜で基板表面を保護
した状態で熱処理を行っているので、簡単な製造工程で
ＭＥＳＦＥＴが製造出来るとともに基板表面にシ！ｌブ
トキー電極等を形成するためのエツチングを施こす必要
がなく、基板表面が平坦Ｃ二保たれ電極配線の断線等の
ない信頼性の高い１ｖｌＥＳＦＥＴが製造出来る。
第１図は従来のＭＥＳＦＥＴの構造を示す断面図、第２
図乃至第７図は本発明ＭＰ８ＦＥＴの製造方法を工程順
Ｃ二示した断面図である。 （７）・・・Ｇ ａ Ａ ｓ基板、 （８）・・・保護
膜、 ■・・・マスク層、 α２・・・ｎ層、ｆｉ！（
１４）・・・ソース、ドレイン領域、 α９・・・活性
層、 （１Ｇ＋・・・ショヴトキー電極、（１ηａ訃・
・ソース、ドレイン電極。
図乃至第７図は本発明ＭＰ８ＦＥＴの製造方法を工程順
Ｃ二示した断面図である。 （７）・・・Ｇ ａ Ａ ｓ基板、 （８）・・・保護
膜、 ■・・・マスク層、 α２・・・ｎ層、ｆｉ！（
１４）・・・ソース、ドレイン領域、 α９・・・活性
層、 （１Ｇ＋・・・ショヴトキー電極、（１ηａ訃・
・ソース、ドレイン電極。
Claims (1)
- 【特許請求の範囲】 １）半導体基板上ｇニジｇヴトキー電極を有するショブ
トキー障壁型ＦＥＴを形成するに際し、半導体基板上に
保護膜を設ける工程と、基板表面のシロヅトキー電極を
設けるべき箇所の上記保護膜上盛１７７２層を形成する
工程と、上記基板上面からこれ等保護膜、マスク層を通
して少量のイオンを、該イオンがマスク層下の基板表面
にまで到達し得る加速電圧で、注入することＣ二より、
基板全表面≦二不純物層を設ける工程と、上記基板上面
から保護膜、マスク層を通して多量のイオンを、該イオ
ンがマスク層を有する基板表向にまでは到達せず、保護
層直下にまでは到達する加速電圧で、注入することによ
り、上記マスク層が形成された箇所以外の基板表面部【
二高濃度に不純物が注入されたソース、ドレイン領域を
形成する工程と、上記保護膜で基板表面を保護した状態
で熱処理なする工程と、上記保護膜、マスク層を除去し
た後、上記高ｍ度（二不純物が注入されずＣ二残った不
純物層上１ニジヨツトキー電極を形成するととも≦二、
上記ソース、ドレイン領域上にソース、ドレイン電極を
形成する工程と、から成るＶ ｇｑ ）キー障壁型ＦＥ
Ｔの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11980283A JPS6010787A (ja) | 1983-06-30 | 1983-06-30 | シヨツトキ−障壁型ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11980283A JPS6010787A (ja) | 1983-06-30 | 1983-06-30 | シヨツトキ−障壁型ｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010787A true JPS6010787A (ja) | 1985-01-19 |
Family
ID=14770581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11980283A Pending JPS6010787A (ja) | 1983-06-30 | 1983-06-30 | シヨツトキ−障壁型ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010787A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0372634A (ja) * | 1989-08-11 | 1991-03-27 | Toshiba Corp | Ｍｅｓ ｆｅｔの製造方法 |
-
1983
- 1983-06-30 JP JP11980283A patent/JPS6010787A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0372634A (ja) * | 1989-08-11 | 1991-03-27 | Toshiba Corp | Ｍｅｓ ｆｅｔの製造方法 |
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