JPS59161021A - イオン注入法 - Google Patents
イオン注入法Info
- Publication number
- JPS59161021A JPS59161021A JP3488083A JP3488083A JPS59161021A JP S59161021 A JPS59161021 A JP S59161021A JP 3488083 A JP3488083 A JP 3488083A JP 3488083 A JP3488083 A JP 3488083A JP S59161021 A JPS59161021 A JP S59161021A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- layer
- gate
- film
- cvd oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005468 ion implantation Methods 0.000 title claims abstract description 10
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052796 boron Inorganic materials 0.000 abstract description 5
- 238000000206 photolithography Methods 0.000 abstract description 3
- 239000002356 single layer Substances 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 230000005669 field effect Effects 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
Landscapes
- Physics & Mathematics (AREA)
- High Energy & Nuclear Physics (AREA)
- Engineering & Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体基板の所定の領域の表面近傍に不純物を
導入するために行なうイオン注入法に関する。
導入するために行なうイオン注入法に関する。
従来、半導体基板の表面近傍に不純物を導入する場合、
それが熱拡散法、イオン注゛入法のいずれであるかを問
わずそのマスクとして熱酸化膜、化学的気相成長法（以
下ＣＶＤ法と記す）による酸化膜あるいは窒化膜を利用
し、その膜を半導体装置の保護膜もしくは絶縁膜として
も利用している。
それが熱拡散法、イオン注゛入法のいずれであるかを問
わずそのマスクとして熱酸化膜、化学的気相成長法（以
下ＣＶＤ法と記す）による酸化膜あるいは窒化膜を利用
し、その膜を半導体装置の保護膜もしくは絶縁膜として
も利用している。
しかし特にイオン注入法による不純物導入時には、マス
クとして用いられた膜に不純物が侵入し、その膜の誘電
的性質が変化したり、損傷を受けて電荷トラップが発生
したシする。さらにマスクの下に存在する層まで不純物
が侵入することもあり、特に半導体基板の表面近傍を利
用する絶縁ゲート型電界効果トランジスタでは、これら
の現象が素子の特性に不都合な影響を及ぼすことが多い
。
クとして用いられた膜に不純物が侵入し、その膜の誘電
的性質が変化したり、損傷を受けて電荷トラップが発生
したシする。さらにマスクの下に存在する層まで不純物
が侵入することもあり、特に半導体基板の表面近傍を利
用する絶縁ゲート型電界効果トランジスタでは、これら
の現象が素子の特性に不都合な影響を及ぼすことが多い
。
本発明は上記の欠点を除去し、不純物導入時のマスクと
して利用される酸化膜もしくは窒化膜などの絶縁膜ある
いはその下側の層の特性を劣化させることのないイオン
注入法を提供することを目的とする。
して利用される酸化膜もしくは窒化膜などの絶縁膜ある
いはその下側の層の特性を劣化させることのないイオン
注入法を提供することを目的とする。
この目的は、不純物導入時のマスクとして半導体基板上
にＣＶＤ法により生成された酸化膜とその上に塗布され
たレジストから成る層とを用いることによって達成され
る。
にＣＶＤ法により生成された酸化膜とその上に塗布され
たレジストから成る層とを用いることによって達成され
る。
以下図を引用して本発明の実施例について説明する。第
１図ないし第４図は本発明を適用したｐチャネルシリコ
ンゲート型電界効果トラン′ジスタの製造工程を示し、
まず第１図に示すようにｎ型のシリコン基板１上にゲー
ト酸化膜２及びフィールド酸化膜３を形成した後、ｎ型
の不純物を含有したポリシリコン層４を全面に５ｏｏｏ
ｉ堆積する。
１図ないし第４図は本発明を適用したｐチャネルシリコ
ンゲート型電界効果トラン′ジスタの製造工程を示し、
まず第１図に示すようにｎ型のシリコン基板１上にゲー
ト酸化膜２及びフィールド酸化膜３を形成した後、ｎ型
の不純物を含有したポリシリコン層４を全面に５ｏｏｏ
ｉ堆積する。
次にこのポリシリコン層４の上面の一部に隣接して２０
００ＡのＣＶＤ酸化膜５を被着する。このＣＶＤ酸化膜
は、公知のフォトリングラフィ技術を用いて少なくとも
ゲート予定領域を含む一部の領域を除いて除去されるが
、その際使用されたレジスト膜６は剥離せずそのまま残
しておく。第２図は、上記ＣＶＤ酸化膜５及びレジスト
膜６よシなる層をマスクとしてゲート予定領域以外のポ
リシリコン層４及びゲート酸化膜２をエツチング除去す
る工程を示す。第３図はこの発明の主要部を構成する工
程であり、シリコン基板１の表面近傍の層７にイオン注
入法によりほう素を導入するに際してゲート領域のＣＶ
Ｄ酸化膜５及びレジスト膜６よりなる層とフィールド酸
化膜３とをマスクとして利用する。レジスト膜６によシ
被覆されることによυ、合早÷蓋→に４−ｅ４袷←ＣＶ
Ｄ酸化膜５単層の場合に比してＣＶＤ酸化膜５およびポ
リシリコンゲート層４にほう素が注入された９、損傷を
受けたシする可能性が少くなり、しきい値電圧の安定性
が向上する。イオン注入の後第４図に示すようにレジス
ト膜６′（ｉｌ−剥離してからほう素を熱的にドライブ
することによりソース８１及びドレイ、ン８２を形成す
る。その後アルミニウムによる配線を行えばシリコンゲ
ート型電界効果トランジスタが形成される。
００ＡのＣＶＤ酸化膜５を被着する。このＣＶＤ酸化膜
は、公知のフォトリングラフィ技術を用いて少なくとも
ゲート予定領域を含む一部の領域を除いて除去されるが
、その際使用されたレジスト膜６は剥離せずそのまま残
しておく。第２図は、上記ＣＶＤ酸化膜５及びレジスト
膜６よシなる層をマスクとしてゲート予定領域以外のポ
リシリコン層４及びゲート酸化膜２をエツチング除去す
る工程を示す。第３図はこの発明の主要部を構成する工
程であり、シリコン基板１の表面近傍の層７にイオン注
入法によりほう素を導入するに際してゲート領域のＣＶ
Ｄ酸化膜５及びレジスト膜６よりなる層とフィールド酸
化膜３とをマスクとして利用する。レジスト膜６によシ
被覆されることによυ、合早÷蓋→に４−ｅ４袷←ＣＶ
Ｄ酸化膜５単層の場合に比してＣＶＤ酸化膜５およびポ
リシリコンゲート層４にほう素が注入された９、損傷を
受けたシする可能性が少くなり、しきい値電圧の安定性
が向上する。イオン注入の後第４図に示すようにレジス
ト膜６′（ｉｌ−剥離してからほう素を熱的にドライブ
することによりソース８１及びドレイ、ン８２を形成す
る。その後アルミニウムによる配線を行えばシリコンゲ
ート型電界効果トランジスタが形成される。
以上述べたように本発明はイオン注入のマスクとしてＣ
ＶＤ酸化膜単層でなくフォトリソグラフィ実施のために
その上面に塗布されたレジスト層を併せて利用するもの
で、これによりこの後保護膜もしくは絶縁膜として利用
されるＣＶＤ酸化膜ばかりでなくその下に存在する層へ
の不純物浸入を阻止でき、でき上った半導体装置の特性
を安定化させる効果を有する。もちろん本発明は、上記
のシリコンゲート型電界効果トランジスタの例でもソー
ス、ドレイン領域の形成の場合にとどまらず、フィール
ドドープ、チャネルドープの場合にも適用でき、さらに
バイポーラトランジスタやダイオードの製造にも応用で
きるので得られる効果は極めて太きい。
ＶＤ酸化膜単層でなくフォトリソグラフィ実施のために
その上面に塗布されたレジスト層を併せて利用するもの
で、これによりこの後保護膜もしくは絶縁膜として利用
されるＣＶＤ酸化膜ばかりでなくその下に存在する層へ
の不純物浸入を阻止でき、でき上った半導体装置の特性
を安定化させる効果を有する。もちろん本発明は、上記
のシリコンゲート型電界効果トランジスタの例でもソー
ス、ドレイン領域の形成の場合にとどまらず、フィール
ドドープ、チャネルドープの場合にも適用でき、さらに
バイポーラトランジスタやダイオードの製造にも応用で
きるので得られる効果は極めて太きい。
第１図ないし第４図は本発明によるシリコンゲート型電
界効果トランジスタの製造工程の一部を順次示す断面図
である。 １・・・シリコン基板、２・・・ゲート酸化膜、３・・
）層 イールド酸化膜、４・・・ポリシリコン膜、５・・・Ｃ
ＶＤ酸化膜、６・・・レジスト膜、７・・・イオン注入
層。 第１図 第２図 第３図 第４図
界効果トランジスタの製造工程の一部を順次示す断面図
である。 １・・・シリコン基板、２・・・ゲート酸化膜、３・・
）層 イールド酸化膜、４・・・ポリシリコン膜、５・・・Ｃ
ＶＤ酸化膜、６・・・レジスト膜、７・・・イオン注入
層。 第１図 第２図 第３図 第４図
Claims (1)
- １）不純物導入時のマスクとして半導体基板上にＣＶＤ
法により形成された酸化膜とその上に塗布されたレジス
トからなる層とを用いることを特徴とするイオン注入法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3488083A JPS59161021A (ja) | 1983-03-03 | 1983-03-03 | イオン注入法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3488083A JPS59161021A (ja) | 1983-03-03 | 1983-03-03 | イオン注入法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161021A true JPS59161021A (ja) | 1984-09-11 |
Family
ID=12426451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3488083A Pending JPS59161021A (ja) | 1983-03-03 | 1983-03-03 | イオン注入法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161021A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0193117A2 (en) * | 1985-02-20 | 1986-09-03 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JPS6246517A (ja) * | 1985-08-23 | 1987-02-28 | Rohm Co Ltd | イオン打込みにおけるマスク構造 |
| JPH01161764A (ja) * | 1987-12-17 | 1989-06-26 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
-
1983
- 1983-03-03 JP JP3488083A patent/JPS59161021A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0193117A2 (en) * | 1985-02-20 | 1986-09-03 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JPS6246517A (ja) * | 1985-08-23 | 1987-02-28 | Rohm Co Ltd | イオン打込みにおけるマスク構造 |
| JPH01161764A (ja) * | 1987-12-17 | 1989-06-26 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5236861A (en) | Manufacturing method of metal-insulator-semiconductor device using trench isolation technique | |
| US6399448B1 (en) | Method for forming dual gate oxide | |
| JPH0355984B2 (ja) | ||
| US7413954B2 (en) | Insulated gate semiconductor device and manufacturing method of the same | |
| KR940009361B1 (ko) | 복합형 직접회로소자 | |
| JPH06318676A (ja) | 半導体装置の製造方法 | |
| JPS5947471B2 (ja) | 絶縁ゲ−ト型電界効果半導体装置の製造方法 | |
| US4054989A (en) | High reliability, low leakage, self-aligned silicon gate FET and method of fabricating same | |
| JPS59161021A (ja) | イオン注入法 | |
| JPS59208851A (ja) | 半導体装置とその製造法 | |
| JP2679668B2 (ja) | 半導体装置およびその製造方法 | |
| JPS5898943A (ja) | 半導体装置の製造方法 | |
| JPH0298143A (ja) | Ｌｄｄ構造ポリシリコン薄膜トランジスタの製造方法 | |
| JP4804734B2 (ja) | 半導体装置の製造方法 | |
| JPS62200770A (ja) | 絶縁ゲ−ト電界効果トランジスタの製造方法 | |
| JP2793141B2 (ja) | トレンチ素子分離膜を有する半導体装置の製造方法 | |
| JPH0750418A (ja) | 半導体装置の製造方法 | |
| JPS62285468A (ja) | Ｌｄｄ電界効果トランジスタの製造方法 | |
| JPS60136327A (ja) | 半導体装置の製造方法 | |
| KR100256813B1 (ko) | 반도체소자의 소자분리방법 | |
| JPS62290152A (ja) | 半導体装置の製法 | |
| JPH0472770A (ja) | 半導体装置の製造方法 | |
| JPH06163681A (ja) | 半導体装置及びその製造方法 | |
| KR950003900B1 (ko) | Soi 구조의 반도체 장치 제조 방법 | |
| JPS6322065B2 (ja) |