JPS6050966A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は電界効果トランジスタに係り、特に高周波動
作に適するショットキバリアゲート型電界効果トランジ
スタの構造とその製造方法に関する。

〔発明の技９ｔｌｊ的背景とその問題点〕砒化ガリウム
（ＧａＡｓ　）　半導体素子はシリコン半導体素子に比
して高速性に優れるので近年その研究、開発が急速に進
められている。特にＧａＡｓショットキバリアゲート型
電界効果トランジスタ（ＧａＡｓ　ＭＢＳＦＢＴ　）は
マイクロ波素子として実用化が進んでおり、また、Ｇａ
Ａｓ　ＩＣの主構成要素としても最も重要な素子の一つ
である。

上記ＧａＡｓ　ＭＦｉ８ＦＥＴの性能を改善するために
は、寄生的な抵抗、容量を極力低減させる必要がある。

とりわけ、ソース・ゲート電極間のチャネル直列抵抗を
小さく抑ヌることが肝要である。

しかるに、従来ＧａＡｓ　ＭＢＳＦＢＴは例えば第１図
に示すように、半絶縁性ＧａＡｓ　基板（１）上にイオ
ン注入法によってｎ型半導体層（２）を形成し、ついで
ソース領域のｎ注入層（３）とドレイン領域の１注入層
（４）とを設け、ゲート電極（５）を両領域に挾まれて
いるｎ型半導体層（２）上に設けた構造になっている。

前記両領域には夫々ソース電極（６）、ドレイン電極（
７）が設けられている。斜上の構造では各フォトエツチ
ング工程におけるマスク合わせのための誤差分を見込ま
ねばならないことや、フォトエツチング技術の限界のた
め、ソースゲート間の間隔をある程度大きくとる必要が
ある。従って上述のように、ｎ型動作層（２１による直
列抵抗の低減が難しく、ゲート長のザブミクロン化を図
っても性能は期待する稚内上しない。また、ソース電極
（６）、ドレイン電極（７）は通常、金−ゲルマニウム
（Ａｕ　−Ｇｅ　）合金系電極が用いられるが、この電
格の形成には必ずアロイと称される、電極金属とＧ　ａ
　Ａ、　ｓ結晶との合金化熱処理の３歯程を必要とする
。このアロイの過程で往々にして電極金属が不均一に反
応して島状の凝集Ｃボールアップ）を起し接触抵抗が十
分低下しない上に表面が平ｍｌな電極になりにくいとい
う欠点があった。また、当然にショットキ接合となるゲ
ート電極とオーム性接触となるソースネよびドレイン電
極に用いる金属は異なる種類のものであった。

〔発明の目的〕

この発明は従来の製造方法の欠点を除去するもので、新
規なショットキバリアゲート電界効果トランジスタの製
造方法を提供１−ることを目的とする。この発明によれ
ば、グート′Φ栃用金属層と、ソースおよびドレイン電
極用金属層が同一の構成の金属層で形成でき、かつ、同
時に形成できるので、製造工程を大幅に短縮することが
できる。

〔発明の概要〕

この発明にかかる電界効果トランジスタの製造方法は、
高比抵抗半導体基板の主面に能動層を形成する工程と、
前記伸動層表面のソースおよびドレイン領域にゲルマニ
ウム薄膜な被着する工程と、ゲルマニウムに対しドナー
となる不純物をイオン注入する工程と、前記半導体基板
をゲルマニウム薄膜とともに熱処理する工程と、ゲルマ
ニウム薄膜を含む能動面表面にスペーサ用薄膜を少くと
も１層板着する工程と、前記スペーサ用絶縁膜に対しゲ
ート領域形成予定域に対応させて第１の開孔ヲ１だソー
スおよびドレイン領域形成］・足載に対応させて第２の
開孔を順次または同時に設ける工程と、前記スペーサ用
絶縁膜の上方から電極用金属層を少くとも１層板崩し第
１の開孔に露出して。

いる能動層にゲート電極層を１だ第２の開孔にソースお
よびドレイン電極を同時に形成する工程と、所望の領域
外に被着された電極用金属層を除去する工程とを具備す
ることを特徴とするものである。

１ｋ、熱処理は例えばＡｓを含む雰囲気ガス中で行なう
ものである。

なお、スペーサ用薄膜は熱処理に先立って被着し−Ｃも
、熱処理後に被着してもよい。

〔発明の実施例〕

μ下にこの発明を１実施例につ＠図「１１を参照して工
程順に説明する。

まず、半絶縁性Ｇ　ａ　Ａ　ｓ基板（１１）に加速エネ
ルギ１００　ｋｅＶでドーズ量３．５　Ｘ　］（ｉ２ｃ
ＩｒＬ−”のＳｔイオン（ｓｔ）をＭＥＳ　ＦＥＴ形成
領域に選択的に注入し、注入層０２を形成する（第２図
）。

次に、約３０００Ａ厚のＣＶＤ　８　ｉ　０２膜（１３
）と約１μｍ厚のフォトレジスト膜Ｉを積層して形成し
これをイオン遮蔽マスクとしてソース領域形成予定域（
Ｉ５）とドレイン領域形成予定域０６１に選択的にイオ
ン注入が施される。このイオン注入は８＋　ｆ加速エネ
ルギ１２０　ｋｅＶでドーズｇ、　２．５　Ｘ　１ｄ”
ｃｍ−’　Ｋて、ついで２５０　ｋｅＶで２．５　Ｘ　
ｌ（／’ＣｒＩＬ’　（７，）　Ｊ：うニ施ス多段注入
で施される。ついで、イオン遮蔽マスクに用いたＣＶＤ
　５ｉＯｚ膜（１３）とフォトレジスト膜０４１の上方
からゲルマニウム（Ｇｅ）ｇを約７０ＯＡ厚に被着し、
上記マスクの膜上にＧｅ膜ａｎを、ソース、ドレイン各
領域形成予定液上にＧｅ薄膜α７）、α７）を形成する
（第３図）。

次に、上記マスク膜上のＧｅ膜住ηをリフトオフ除去し
てソース、およびドレイン領域上にＧｅ薄膜（１７＋、
　Ｑ１０を残すＣ第４図）。

次に、残されたＣＶＤ　Ｓｉｎ、膜（第３）をイオン遮
蔽マスクとしてＡｓイオンｒＡｓ）　を−例として加速
エネルギ１２０　ｋｅＶでドーズ量Ｉ　Ｘ　ＩＱ”ｃ＋
ａ　’の条件でＧｅ薄膜に注入する。この際イオン種は
Ａｓに限られるものではないが、イオン飛程がＧｅ薄膜
内にあるように留意する必要がある（第５図）。

ついで、Ａｓを含んだＡｒガス雰囲気中で８５０’Ｃ１
５分間のアニールを施し、注入層α６とソースおよびド
レイン領域形成予定域α５１．（１６１のｎ注入層を活
性化して動作層０４およびソース領域層（１５１ドレイ
ン領域層αｅを形成したのち、スペーサのＣＶＤ　５ｉ
ｆｔ膜αａを約５ｏｏｏＸ厚に被着させる（第６図）。

なお、上記ＣＶＤ　５ｉＯｚ膜（＋□□□はアニールに
先立って除去しても、または残置しておいてもよいが、
この実施例ではアニールに先立って除去する技術を例示
した。

また、ＣＶＤ　８ｉ０．膜（第３）をアニールに先立っ
て除去し、ＣＶＤ　８ｉ０ｚ膜またはプラズマＣＶＤ　
ＳｉＮ膜等を全面に被着Ｌ２てアニールを施してもよい
。この場合は、熱処理雰囲気中にＡｓを含む必要はない
し、この膜をそのまま以後の工程に利用する事も可能で
ある。

なお、上記アニールは特許請求の範囲で称するところの
Ｇｅ薄膜形成後に施さｉする熱処理を兼ねており、これ
によってＧｅとＧａＡｓが反応し、また、Ａｓ５Ｇ膜吐
からＧｅ薄膜中にもＡｓが高濃度にドープさ第１る。

ついで、フォトレジスト膜（１９＋を被着し、ゲート、
ソース、ドレインのパターンが一体となって形成されて
いるマスクによって、ゲートかソースおよびドレインの
各領域に挾オれた所定の位置になるようにマスク合わせ
を行ない、フォトエツチングによりゲート、ソース、ド
レインに夫々対応する開孔を形成し、これらの開孔を通
して下層の５ｉｆｔ膜ヲエツチングし、Ｇ　ａ　Ａ　ｓ
面およびＧｅ面を露出させる（第７図）。

次に、チタン（’Ｉ”ｉ）金属層を約１００ＯＡ厚に、
ついでアルミニウム（ｋｌ）金属層を約４００ＯＡ厚に
積層して被着し、ゲート電極形成予定域にチタン金属層
（２］ｇ）とアルミニウム金属層（２２ｇ）とからなる
ゲート電極（２３ｇ）と、また、ソース電極形成予定域
にチタン金属層ｒ２１ｓ）とアルミニウム金属層（２２
ｇ）とからなるソース電極層（２３ｓ）と、さらに、ド
レイン電極形成予定域にチタン金属層（２１ｄ）とアル
ミニウム金属層ｒ２２ｄ）とからなるドレイン電極層（
２３ｄ）が同時に形成される。ホトレジスト膜上に形成
された電極金属層は所望でないのでリフトオフ除去して
ｈｉｐｓ　ＦＥＴが完成する（第８図）。

なお、上記電極用金属層で動作層またはＧｅ薄膜に直接
接続する下層の金属層はチタンに限られるものでなく、
例えばＷ、Ｔａ等の高融点金属でもよい。

また、上記実施例ではソースおよびドレイン領域に訂層
を設ける場合について説明したが、必ずしもｎ層を必要
とせず、このｎ層がない構造においてもこの発明の効果
は少しも変わらない。

さらに、上記実施例において説明した電極形成のための
リフトオフは、スペーサ用絶縁膜を用いずに、フォトレ
ジストのみで行なうことも可能である。この方法はスペ
ーサ膜としてフォトレジストを用いた別の実施例である
。

次に、動作層０２）を形成する手段としてはイオン注入
層に限らず、例えば気相成長法によるエピタキシャル層
を用いてもよい。この場合も、Ｇｅ薄膜に対する熱処理
は上記実施例と同じ条件で施してよい。

〔発明の効果〕

この発明によれば、ソース、ドレイン部のオーミック接
触電極と、ゲート部のショットキ接触電極とを同一の金
属で、しかも同時に形成できる上に、オーミック接触形
成のためのアロイ工程を必要としないため、この工程で
しばしば発生していたＡ　ｕ　Ｇ　ｅのボールアップも
なく、平滑な電極を有するＭＥＳ　ＦＥＴが得られる顕
著な利点がある。

【図面の簡単な説明】

第１図は従来のショットキバリアゲート型電界効果トラ
ンジスタの断面図、第２図ないし第８図はこの発明の１
実施例のショットキバリアゲート型電界効果トランジス
タの製造方法を工程順に示すいずれも断面図である。 １１・・・半絶縁性Ｇ　ａ　Ａ　ｓ基板１２・・・動作
層（１２注大層） １３−　ＣＶＤ　Ｓｉｏ、膜 １５・・・ソース領域形成予定域 １６・・・ドレイン領域形成予定域 １７・・・Ｇｅ薄膜 １卜・・Ａｓ８Ｇ膜 ２１　（２１ｇ、　２１　Ｓ、　２１　ｄ　）−テタ７
金１１ｂＮ２２　（２２ｇ　、２２　ｓ　、２２　ｄ　
）−アルミニウム金属層２３（２３ｇ　、　２ニーｌｓ
　、　２３　ｄ　）　−電極金属層１．４．１９・・・
フォトレジスト膜 代理人　弁理士　井　上　−夕」 第１図 第　２　図 第３図 第　４　図 第　５　図 ／ｌ 第　６　図 第　７　図

Claims (2)

【特許請求の範囲】
1. （１）　高比抵抗半導体基板の主面に能動層を形成する
   工程と、前記能動層表面のソースおよびドレイン領域に
   ゲルマニウム薄膜を被着する工程と、ゲルマニウムに対
   してドナーとなる不純物をイオン注入する工程と、前記
   半導体基板をゲルマニウム薄膜とともに熱処理する工程
   と、ゲルマニウム薄膜を含む能動層表面にスペーサ用薄
   膜を少なくとも一層積層する工程と、前記スペーサ用絶
   縁膜に対しゲート領域形成予定域に対応させて第１の開
   孔をまたソースおよびドレイン領域形成予定域に対応さ
   せて第２の開孔を順次せたけ同時に設ける工程と、前記
   スペーサ用絶縁膜の上方から電極用金属層を少くとも１
   層被着しη↓１の開孔に露出している能動層にゲート電
   極層を才だ第２の開孔にソースおよびドレイン電極を同
   時に形成する工程と、所望の領域外に被着された電極用
   金属層を除去する工程とを具備することを％徴とする電
   界効果トランジスタの製造方法。
2. （２）　熱処理はＡｓを含む雰囲気ガス中で行うことを
   特徴とする特許請求の範囲印１項記載の電界効果トラン
   ジスタの製造方法。