JPS6037172A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はショットキーバリアゲート型電界効果トランジ
スタの製造方法に関し、特にゲート部とソースおよびド
レイン部との間隔を短かく自己整合方式で形成する電界
効果トランジスタの製造方法に関する。

ＧａＡｓ半導体は、Ｓｉに較べて５〜６倍と大きな電子
移動度を有し、この高速性に大きな特長があるために、
近年、超高速集積回路（ＩＣ）に応用する研究開発が活
発に行カわれでいる。このＧａＡｓＩＣの能動素子とし
ては、基本的に第１図に示すようにショットキーバリア
型電界効果トランジスタ（〜ｆｆ１８ＦＥＴ）が提案さ
れている。これは、ブレーナ構造と呼ばれ、半絶縁性Ｇ
ａＡｓ基板４上にエピタキシャル成長やイオン注入によ
り厚さ約０．２μｍのｎ形不純物からなる動作層５を形
成し、ホトレジスト膜を用いたり７トオフ法などにより
ゲート電極１を形成し、マスクの位置合せをして同様な
リフトオフ法などによりソースおよびドーレインのオー
ミック性電極２．３ヲ形成した比較的簡単な構造のもの
である。

しかし、このようなプレーナ構造の製造方法では、オー
ミック性電極を形成するために目合せが必要である。目
合せ精度は最良の機器においても±０．５μｍぐらいで
あり、実用機では±１．０μｍぐらいである。このよう
な目合せ装置を用いて製造するｐ　ＭＥＳ　Ｆ　Ｅ　Ｔ
ではオーミック性電極とゲート電極との電極間隔を１．
０μｍ以下にすることは、実際上困難である。一方、ゲ
ートＶＬ極間のＧａＡｓ動作層表面では、表面での結晶
性の乱れや気体の吸着などにより第２図に示すように表
面空乏層９が発生し実効的な動作層が薄くなり、オーミ
ック性電極とゲート電極との電極間隔が長い場合には、
ゲート・ソース間の動作層抵抗（ソース直列抵抗）が増
大して相互コンダクタンスｇ−ｍが著しく低下し良好な
ＦＥＴ特性を得ることが難しい。

そこで、目合せの問題を避けてソース直列抵抗を小さく
するために、柚々の方法が提案されている。第３１はり
セス構造と呼ばれるもので、動作１脅５を厚く形成し、
ホトレジストなどをマスクとしてゲート部を堀込み、ゲ
ート電極１をり７トオ７法などにより自己整合的に形成
するもΩである。

この構造はゲート近傍外の動作層を１７くすることによ
りソース直列抵抗を少なくしている。しかしゲート部を
湿式エツチングにより堀込むためにＦＥＴのゲート遮断
′イ１圧ＶＴのばらつきが大きくなり高集積回路には好
ましくない。第４図は知覚極間構造と呼ばれるもので、
ホトレジストをマスクにしてＡ１ゲート電極１をサイド
エツチングにより形成し、オーミック性電極ＡｕＧｅ　
２．３　ｋリフトオフにより自己整合的に形成するもの
である。この構造は電極間隔を０．５μｍまで狭めるこ
とは可能であるが、これ以下は精度的に難しい欠点があ
る。

第５図は、オーミック性電極２，３下に高濃度にｎ形不
純物をイオン注入したロー１−導電層６をゲート電極１
ζこ近ずけるように設けたものである。しかし、♂導電
層６自体は再度の目合せにより形成するため、表面空乏
層の影響は第１図と同じであり、高集積回路には実用的
ではない。第６図はｎ形動作層５を形成した後、高耐熱
性ゲート電極１をマスクにイオン注入してｎ導電層６を
自己整合的に形成し、オーミック性電極２．３ヲ設けた
ものである。この構造ではＧａＡｓ０高耐熱性ゲート電
極１の微細加工が轢かしい、また、ｎ導電層６をイオン
注入後、結晶性回復のために約８００℃の熱処理が必要
となるが、ゲート電極金属１がｎ形動作層５の中へ拡散
してショットキー特性が悪くなること、ゲート遮断電圧
ＶＴが変化しやすいことなどの問題があった。

多６７図（ａ）〜（ｆ）は、高耐熱性ゲート金属を用い
ずに第４図の応用として０４′＃ｉＬ層を形成するもの
である。（ａ）のように半絶縁性ＧａＡｓ基板４上にｎ
形動作層５を形成し、（ｂ）のように保護膜１２として
プラズマ窒化膜０．１５μｍ、続いて高耐熱レジスト１
１を０．８μｍ、７／ぐツタ蒸着酸化膜１３を０．３μ
ｍにより全面を覆い、ホトレジストをマスクに平行平板
ドライエツチングでＣＦ、−）−Ｈ，ガスにより高耐熱
レジスト１１までエツチングしてオーミック部を形成す
るための開口を設け、さらに残った酸化膜１３をマスク
に円筒形ドライエツチングで酸素ガスにより高耐熱レジ
スト１１ｔｌ−数千にサイドエツチングした後、残った
酸化膜１３をマスクにプラズマ窒化膜の保護膜を通して
イオン注入をすることにより♂導電層６を軸形成し、（
Ｃ）のようにス／ぐツタ蒸着酸化膜１４厚さ０．３μｍ
により全面を覆い、（ｄ）のようにバッファド弗酸液で
軽くエツチングすると高耐熱レジスト１１の側壁につい
たスパッタ蒸着酸化膜１４は弱いために速く溶けてなけ
なり、高耐熱レジストをはぐり液で溶してリフトオフす
るとゲート部となるゲート開口１５が生じ、プラズマ窒
化膜１２を保護膜として熱処理をすることにより動作層
５およびｎ＋導ＩＭ、ＪＰＪ６の結晶性を回復し、（ｅ
）のように円筒型ドライエツチングでＣＦ、ガスにより
酸化膜１４をマスクにプラズマ窒化膜１５ヲエツチング
して動作層５を露出させ、（ｆ）のようにゲート開口１
５上にオーバーレイのゲート電極１を、ｎ導電層６上に
ソースおよびドレインのオーミック性電極２．３を形成
して〜１Ｅ８ＦＥＴ（（完成するものである。この製造
方法はゲート金ｉ＠　′Ｋ　極をイオン注入層の熱処理
後に形成するため、ゲート金属が動作層に拡散する問題
はない。しかし、この製造方法で問題になることは、高
耐熱レジストに付着したスパッタ蒸着酸化膜の結晶性が
弱いことを利用してバッファド弗酸で溶してリフトオフ
しゲート開口１５を形成するが、ＦＰＪＴ符性上の要求
される形状精度としてこのような選択性を利用した湿式
エツチングでは再現性や加工精度が悪く、安定な大量生
産にＩｄ、’　Ｍさないことである。ゲート開口１５の
精度として、保護膜イオン注入ではｎ４電層の表面のキ
ャリア濃度が高くなり、ドレイン耐′区ＩＥやＦＥＴ飽
和特性が悪くなることを防ぐために酸化膜１３をマスク
に高耐熱性レジスト１１を故千へサイドエツチングして
いる力ξゲート開口１５の精度はこれ以下である必要が
ある。しかし、このような結晶質の選択性を利用した湿
式エツチングではゲート開口を正確にしようとしてエツ
チング時間を短かくするとリフトオフされない部分があ
り、確実にリフトオフされない部分があり、確実にり７
トオ７しようとしてエツチング時間を長くするとゲート
開口が広がり、最終的なゲート長が長くなり、ドレイン
耐電圧やドレインコングクタンスが小さくなるほどの問
題が生じる。さらに、スパッタ蒸着酸化膜の角部におけ
る債晶膜質の境界はマイクロクラック方向であり、エツ
チングされたゲート間口１５の壁面は垂直ではなく斜め
になる。

この酸化膜のゲート開・口をマスクに下のプラズマ窒化
膜を円筒２型ドライエツチングにより等方向にエツチン
グすると、酸化膜自身もエツチングされて広がり、プラ
ズマ窒化膜のゲート１ｔ４Ｄは広くなる。さらにまた、
ゲート開口にプラズマ窒化膜が確実に残らないようにし
ようとしてエツチング時間を長くすると、サイドエツチ
ングされて嘘だゲート開口は広くなる。このように工８
を追うごとにゲート開口は広くなると同時にゲート長の
ばらつきも大きくなっていく。この結果、最終的なＰＥ
Ｔ特性としてもばらつきが大きくなり、このような製造
方法を高集積回路に適用しても素子特性の整合が悪いた
めに希望する良好な回路特性金得ることができない。

本発明の目的は、表面空乏層の影響がなく、ゲート遮断
電圧が均一である良好なＭＨ８ＦＥＴｆ得るたｄこゲー
ト金属が動作層中へ拡散することがりく、ゲート電極の
近傍までソースおよびドレイン部となる高濃度１１導電
層を高精度に再現性よく自己整合的に形成する電界効果
トランジスタの製造方法を提供することにある。

本発明によれば、半導体基板上に電界効果トランジスタ
部となる不純物層と表面を覆う保護膜を形成する工程と
、該保護膜上にゲート形状を決めるためのゲートパター
ンを形成する工程と、該ゲートパターンをマスクに前記
保護膜を通してイオン注入により前記不純物層中に高濃
度不純物層を形成する工程と、熱処理により該高濃度不
純物層の結晶性を回復する工程と、被覆膜で全面を覆い
前記ゲートパターン上部の該被覆膜を除去する工程と前
記ゲートパターン除去し、前記被覆膜に開口を設ける工
程と該開口下の前記保護膜を除去して前記不純物層を露
出することにより、ゲート開口を設ける工程と、該ゲー
ト開口にゲート電極を形成する工程を有することを特徴
とする電界効果トランジスタの製造方法が得られる。

次に本発明を実施例により説明する。第８図ｆａｌ〜（
肋が本発明の主要製造工程・を説明するための図である
。

（ａ）のように高抵抗ＧａＡｓ基板４上に保護膜として
プラズマシリコン窒化膜２３を厚さ０．１　ｔｓｎ全面
に成長し、ホトレジストパターン全マスクとしプラズマ
窒化膜２３を通してＳＬイオンｌｊｃ加ｉ屯電圧１０（
）ｋｅｌ、ドーズ量３．２　Ｘ　１０σでイオンｌ主入
し、ｎ型動作層５を形成し、（ｂ）のようにモリブデン
（ＭＯ）を厚す０．６μｎ］スノ；ツタ蒸着し、ホトレ
ジストパターンをマスクとしてＣＦ、ガスを用いた平行
電Ｍｍドライエツチングによりｎ型動作層５のプラズマ
窒化膜２３上にゲートパターン２１およびＦＪＵＴ周辺
部を櫂うマスク２２をル成し、（Ｃ）のよ内にこれらＭ
Ｏのパターン２１と２２をマスクとしプラズマ窒化膜２
３を通してＳ＋イオンヲ加速４１−Ｅ　２００ｋｅ−Ｖ
’　、ドーズ量７Ｘ１０１１ｍ　でイオン注入して晶ン
Ω５度導′昨層６を形成し、水素中で８（〕０°０２０
分間の熱処理ｉこより動作層５および高濃度導電層６の
結晶性を回復し（ｄ）のように被覆膜として厚さ０．４
μｍのシリコン酸化膜２４で覆い、（ｅ）のようにホト
レジスト膜２６を厚さ１．０μｍ塗布し、１８０℃３０
分で乾燥するとホトレジスト膜２６を厚さ１．０μｍ塗
布し１８０℃３０分で乾燥すると、ホトレジスト膜２６
の表面は平滑になり、ゲートパターン２１上のホトレジ
スト膜あけ薄くなり、げ）のようにＣＦ４ガスを用いた
平行電極型ドライエツチングにより全面をエツチングし
Ｍ　Ｏ（７）　ケ−）　ｒ：ターン２１を露出させ、（
−のように残ったホトレジスト膜２６をはくり液で除去
し、アンモニア水と過酸化水素水からなるエツチング液
でＭＯのゲートパターン２１と２２を除去して酸化膜２
４に開口２５ヲ設け、この酸化膜２４ヲマスクにゲート
開口２５Ｆのプラズマ窒化膜２３ｔ−濃リン酸により除
去してＧａＡｓのｎ形動作層５を露出させゲート開口２
５としくｈ）のようζこアリミニラムを全面に蒸着し、
ホトレジストパターン全マスクにサイドエツチングして
アルミニウムのゲート電極１’ｔ−形成し、高濃度導電
層６上に開口があるホトレジストパターンをマスクに酸
化膜２４とプラズマ窒化膜２３をエツチング除去し、オ
ーミック性金属ＡｕＣ１′ｅ　−Ｐｔを蒸着し、ホトレ
ジストパターンを溶してリフトオフし、水素中で４８０
°Ｃ５分間の熱処理をしてＡｕＧｅを高濃度導電層６に
拡散させることによりソースおよびドレインのオーミッ
ク性電極２゜３が形成され、ＧａＡｓ　ＭＥＳＦＢＴが
完成する。

実施例では、保護膜２３にプラズマシリコン窒化膜、ゲ
ートパターン２１にモリブデン（〜ＩＱ）、被ｉ膜２４
にシリコン酸化膜を用いたが、これに限ったことはない
。ゲートパターンとしては８００℃の熱処理で形状が変
化しないものであればよく、’ｌ’ｉ、ＷＣｒ、Ｓｉな
どの金属もしくは耐化物や窒化物などの絶縁膜などであ
ってもよい。保護膜としては８００°Ｃの熱処理でＧａ
Ａｓと反応しない酸化アルミニウム＝ｍ化シリコン、二
酸化シリコン、酸化チタンなどの酸化物、窒化アルミニ
ウム、窒化シリコン、窒化モリブデン、窒化チタン、窒
化タングステンなどの窒化物を用いることができる。被
覆膜としてはゲートパターン、保護膜に用いた以外の金
属絶縁膜を用いることができ、ホトレジストやポリイミ
ドなどの有機樹脂であってもよい。

また、ｎ形動作層５の形成を保護膜を通したイオン注入
により形成したが、ｎ形動作層をイオン注入モジくはエ
ピタキシャル成長により形成した後、保護膜を形成して
もよい。

また、被覆膜２４の上部を除去してゲートパターン２１
ヲ露出させるために、レジストヲ塗布して全面をエツチ
ングしたが、研磨により露出させてもよい〇 また、本発明をショットキーバリアゲート型ＦＢＴの製
造方法として説明してきたが、ゲート開口からｎ型動作
層にＢｅ、　Ｍｇ、　ＺｎなどのＰ形不純物をイオン注
入もしくは拡散させてゲート部としたｐｎ接合による接
合ゲート型Ｆ’ＥＴとしてもよい。

上記のような本発明によれば、始めに形成した壁面が垂
直なゲートパターンを被覆膜にゲート開口として反転し
た形状に変換し、壁面の垂直なゲートを保持した−１：
ま、結晶性を回復する熱処理をし、再度このゲート開口
をゲート金属で埋めることによりゲートパターンと同一
なゲート形状を再現することができる。始めに形成した
ゲートパターンによりゲート成極のゲート長が決まるた
め、ショット午−特性やル゛ＥＴ特性の良好なＭＥｓＦ
ＥＴを再現性よく安定に生産することが可能となる。そ
して結晶を回復させる熱処理後にゲート電極を形成する
ため、ゲート金属が動作層に拡散し、ゲートシせットキ
ー特性が悪く、ｔリゲート辿断電圧ＶＴが変動してばら
つきが大きくなる々どの問題が生じることはない。ゲー
ト金属としても局耐熱性である必要はなく、一般的なア
ルミニウム、チタン、クロムなどを利用することが可能
である。

このようにゲート電極に対してソースおよびドレイン部
が自己整合的に形成された実ｈ１１４例のＭ、Ｅ　５−
ＦＥＴの特徴としては、ゲート幅１０μｍ、ゲート長１
．０．ｃ＋ｍにおいて、ゲート遮断電圧Ｙｒは平均値＋
０．０９４Ｖ、標準偏差０．０：３４Ｖであり、相互コ
ンタソタンスｇｍが２．６ｍＳと良好な結果を得た。

従来の第４図のようなゲート１Ｉ１１！１０μｍ　、ゲ
ート長１．０μｍの短電極同構造ではｇｍは０．８ｍＳ
であり、第１図のように目合せ形成した電極間隔、１．
５μｍのものではｇｉｎは０．２　ｍｓ以下であり、ド
レイン電流が、まったく流れないものもあった。このよ
うに従来のＭＥＳＦＩＤＴの特性との比較からも本発明
の効果は明らかである。

【図面の簡単な説明】

第１図は従来の最も基本的なプレーナ構造のショットキ
ーバリアゲート型電界効果トランジスタ（ＭＥＳＦＥＴ
）の断面図であり、第２図はこのプレーナ構造ＭＥＳＦ
ＥＴのＧａＡｓ動伶層の表面に表面空乏層が発生してい
る状態を示しである。冴５３図はゲート部を堀込んだリ
セス構造のＩ！ｖｉＥＳＦＥＴであり、第４図はソース
およびドレイン金属電極をゲート電極に接近させた短電
極同構造のＭＥＳＦＥＴ士 であり、第５図に目合せによる！１１導電があるプレー
ナ構造のＭＥｓＦＥＴであり、第６図は高耐熱性ゲート
電極をマスクにして自己整合的にｎ１導電層を設げたも
のであり、第７図（ａｌ〜（ｆ）は高耐熱性ゲート金属
を用いずに第４図を応用してｎ導電層を設けるＭＥＳＦ
ＥＴの製造方法を説明するたＷ図である。第８図（ａ）
〜（ｈ）は、本発明の製造方法を説明するための図であ
る。 図において、１はゲート電極、２はソース電極３はドレ
イン電極、４は高抵抗、ＧａＡｓ基板、５はｎ形動作層
、６は′ＭＪ濃度濃度層成層は表面空乏層、１１は高耐
熱性レジスト、１２はプラズマ窒化膜、１３、１４はス
パッタ蒸着酸化膜、１５はゲート開口２１はゲートパタ
ーン、２２はＩ、Ｙ　ＩＪ　１１１周辺部マスク２３は
保護膜、２４は被覆膜、２５はゲート開口、２６はレジ
スト膜である。 牙　！　図 牙２図 オ　３　図 第４図 ■ 第５図 オ６図 オ　７ （０） （Ｃ） （ｄ） （↑）Ｄｉ）４ オ　ト クス （ｂ） （ｄ） （ｅ） （ｆ）

Claims (1)

【特許請求の範囲】
1. 護膜上にゲート形状を決めるためのゲートパターンを形
   成する工程と、該ゲートパターンをマスクに前記保護膜
   を通してイオン注入により前記不純物層中に高濃度不純
   物層を形成する工程と、熱処理により該高濃度不純物層
   の結晶性を回復する工程と、被覆膜で全面ヲ覆い前記ゲ
   ートパターン上部の該被覆膜を除去する工程と前記ゲー
   トパターンｋｉｔ去し、前記被覆膜に開口を設ける工程
   と該開口下の前記保護膜を除去して前記不純物層を露出
   することによりゲート開口を設ける工程と該ゲート開口
   にゲート電極を形成する工程を有することを特徴とする
   電界効果トランジスタの製造方法。