DE3939635A1 - Verfahren zur herstellung eines sich selbst ausrichtenden gaas-mesfet mit t-foermigen wolfram-gatter - Google Patents

Verfahren zur herstellung eines sich selbst ausrichtenden gaas-mesfet mit t-foermigen wolfram-gatter

Info

Publication number
DE3939635A1
DE3939635A1 DE3939635A DE3939635A DE3939635A1 DE 3939635 A1 DE3939635 A1 DE 3939635A1 DE 3939635 A DE3939635 A DE 3939635A DE 3939635 A DE3939635 A DE 3939635A DE 3939635 A1 DE3939635 A1 DE 3939635A1
Authority
DE
Germany
Prior art keywords
layer
gate electrode
tungsten
self
photo
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE3939635A
Other languages
English (en)
Other versions
DE3939635C2 (de
Inventor
Hyung Moo Park
Dong Goo Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Electronics & Elecommu Res Ins
KT Corp
Original Assignee
Electronics & Elecommu Res Ins
KT Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Electronics & Elecommu Res Ins, KT Corp filed Critical Electronics & Elecommu Res Ins
Publication of DE3939635A1 publication Critical patent/DE3939635A1/de
Application granted granted Critical
Publication of DE3939635C2 publication Critical patent/DE3939635C2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H01L29/66863—Lateral single gate transistors
    • H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28581—Deposition of Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines sich selbst ausrichtenden MESFET mit T-förmigem Gatter mittels wahlweiser Aufbringung durch chemische Aufdämpfung von Wolfram (W) auf eine filmartig dünne Silizium-(Si)-Schicht.
Der sich selbst ausrichtende MESFET wird als Aufbau gebildet, welcher die Lücke zwischen der Gatterelektrode und der n+-Schicht durch Verwendung von mehrfachen T-förmigen Abdeckungen oder von hochschmelzenden Metallen steuert. Ein derartiger sich selbst ausrichtender MESFET weist aufgrund der n-Oberflächen- Verarmungsschicht einen geringen parasitären Widerstand auf, indem eine n+-Schicht unterhalb eines Gattermetallrandes ausgebildet ist, und hat gleichfalls eine geringe parasitäre Gatterkapazität, indem eine Querdiffusion der n+-Schicht an die Gatterelektrode verhindert wird.
Die repräsentativen sich selbst ausrichtenden MESFETs sind ein SAINT-MESFET (Self-Aligned lmplantation of N+-layer Technology: "sich selbst ausrichtende Anwendung der N+-Schicht-Technik") und ein SACSET-MESFET (Sidewall-Assisted Closely-Spaces Electrode Technology: "Seitenwand-unterstützte dichtgepackte Elektroden- Technik").
Der SAINT MESFET wurde aufgrund des Verfahrens der Verwendung von mehrfachen T-förmigen Abdeckungen zur Ausbildung des Gatters kompliziert, und das Verfahren zur Gatterbildung wird praktisch dafür verwendet, nachdem das Hilfsgatter entfernt wurde. Gleichfalls muß eine Verflüchtigung des Arsens (As) dabei verhindert werden, indem ein besonderer Deckfilm im Aktivierungsverfahren aufgebracht wird.
Ein SACSET MESFET ist anfällig für die Beschädigung des Substrates aufgrund des reaktiven Ionenätzens als Trockenätzverfahren zur Ausbildung der Gatterelektrode mit einer Isolierschicht in beiden Seitenwänden. Ebenfalls haben im Aktivierungsverfahren die zwischen den hochschmelzenden Metallelektroden und den in beiden Seitenwänden ausgebildeten Isolierschichten auftretenden mechanischen und thermischen Beanspruchungen eine negative Auswirkung auf die Vorrichtungen.
Es ist die Aufgabe der vorliegenden Erfindung, einen sich selbst ausrichtenden MESFET unter Minimalisierung der beim Aussetzen der GaAs-Schicht der Luft auftretenden Verunreinigungsprobleme und der mechanischen Beschädigungen bei Aufbringung der Gatterelektrode verfügbar zu machen und zwar bei gleichzeitiger Verhinderung der Verflüchtigung des As bei dem bei hohen Temperaturen durchgeführten Aktivierungsverfahren und ebenso unter Vereinfachung der Komplexität des Verfahrens durch Verwendung von mehrfachen Abdeckungen zur Ausbildung der Gatterelektrode durch das herkömmliche SAINT-Verfahren.
Die Lösung dieser Aufgabe besteht erfindungsgemäß darin, ein Verfahren zur Herstellung eines sich selbst ausrichtenden GaAs MESFET zur Verfügung zu stellen, bei dem die dünne Si-Schicht, welche durch PECVD (Plasma Enhanced Chemical Vapor Deposition: "Plasma-verbesserte Aufbringung durch chemische Aufdämpfung") auf das GaAs aufgebracht wird, und die durch PCVD (Photo Chemical Vapor Deposition: "Foto-Aufbringung durch chemische Aufdämpfung") auf das GaAs aufgebrachte Si3N4-Schicht als Deckfilm im Aktivierungsverfahren verwendet werden. Dann wird der sich selbst ausrichtende MESFET mit T-förmigen Gatter durch wahlweise Aufbringung durch chemische Aufdämpfung des Wolframs auf die dünne Si-Schicht hergestellt. Als Ergebnis läßt sich die Lücke zwischen der Gatterelektrode und der n+-Schicht selbst einstellen.
Weitere Einzelheiten, Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung der Zeichnung.
Es zeigen
Fig. 1A eine schematische Darstellung eines ersten Verfahrensschrittes der Ionenimplantation für eine n- aktive Schicht,
Fig. 1B eine schematische Darstellung eines weiteren Verfahrensschrittes der Ätzung der Si3N4-Schicht,
Fig. 1C eine schematische Darstellung des wahlweisen Aufbringens durch chemisches Aufdämpfen des Wolframes,
Fig. 1D eine schematische Darstellung eines Verfahrensschrittes der Ionenimplantation für die n+-Schicht,
Fig. 1E eine schematische Darstellung eines Verfahrensschrittes der Isolierung zwischen den Vorichtungen,
Fig. 1F eine schematische Darstellung des Verfahrensschrittes des Ätzens von Si3N4 und Si und des Verfahrensschrittes der Aufbringung des Ohmschen Metalles,
Fig. 1G eine schematische Darstellung eines fertigen sich selbst ausrichtenden MESFET mit T-förmigem Wolframgatter.
In der Zeichnung ist hier eine Ausführungsform der vorliegenden Erfindung dargestellt.
Die Fig. 1A zeigt die schematische Darstellung eines ersten Verfahrensschrittes der Ionenimplantation für eine n-aktive Schicht, die Fig. 1B einen Verfahrensschritt des Ätzens der Si3N4-Schicht, Fig. 1C einen Verfahrensschritt des wahlweisen Aufbringens durch chemisches Aufdämpfen des Wolframes, die Fig. 1D einen Verfahrensschritt der Ionenimplantation für eine n+ aktive Schicht, die Fig. 1E einen Verfahrensschritt der Isolierung zwischen den Vorrichtungen, die Fig. 1F einen Verfahrensschritt des Ätzens von Si3N4 und Si und einen Verfahrensschritt der Aufbringung des Ohmschen Metalles (AuGe/Ni), und schließlich die Fig. 1G einen fertigen sich selbst ausrichtenden MESFET mit dem T-förmigen Gatter.
In der Zeichnung bezeichnet die Bezugsziffer 1 ein halbisolierendes GaAs-Substrat, die Ziffer 2 eine dünne Siliziumschicht, die Ziffer 3 eine Si3N4-Schicht, die Ziffer 4 eine Fotoabdeckung, die Ziffer 5 eine n-ionenimpiantierte Schicht, die Ziffer 6 eine Fotoabdeckung, die Ziffer 7 ein T­ förmiges Wolframgatter, die Ziffer 8 eine n+-ionenimplantierte Schicht, die Ziffern 9 und 10 Fotoabdeckungen, die Ziffer 11 eine ionenimplantierte Isolierungsschicht, die Ziffer 12 die Schicht des Ohmschen Metalles (AuGe/Ni), die Ziffer 13 eine Fotoabdeckung.
Nach Aufbringung der dünnen Schicht Silizium (Si) 2 mit einer Dicke von 100-200 A auf die gesamte Oberfläche des halbisolierenden GaAs-Substrats durch das PECVD-Verfahren (Plasma Enhanced Chemical Vapor Deposition) wird die Si3N4-Schicht 3 mit dem PCVD-Verfahren (Photo Chemical Vapor Deposition) im ersten Verfahrensschritt (Fig. 1A) darauf mit einer Dicke von 1000 Å aufgebracht.
Unter den zu diesem Zeitpunkt vorherrschenden experimentiellen Bedingungen beträgt die Temperatur des Substrates 100-200°C, der Reaktionsdruck liegt bei 1-10 Torr, und die Flußraten von SiN4 und NH3 betragen jeweils 3-10 sccm bzw. 15-500 sccm.
Nach Aufbringung der Siliziumschicht 2 und der Si3N4-Schicht 3, werden Si+ unter einer Bedingung von 70-100 keV, 1-6×1012/cm2 unter Verwendung der Fotoabdeckung 4 als Maske ionenimplantiert.
Zur Ausbildung einer Gatterelektrode besteht der zweite Verfahrensschritt (Fig. 1B) in der Bestimmung des Gattermusters durch Ätzung der Si3N4-Schicht 3 unter Verwendung der Fotoabdeckung 6 als Maske. Als Ätzlösung wird BOE (Buffered Oxide Etchant: gepufferte Oxid-Ätzlösung) im Verhältnis 6 : 1 verwendet.
Der dritte Verfahrensschritt (Fig. 1C) besteht in der Aufbringung des Wolframes 7, welches eine Gatterelektrode bildet, durch ein wahlweises Aufbringungsverfahren durch chemisches Aufdämpfen.
Zur Aufbringung des Wolframes 7 wahlweise auf der ausgesetzten dünnen Si-Schicht beträgt die Substrattemperatur 350-450°C, der Reaktionsdruck liegt bei 0,2-1 Torr, die Flußraten des WF6- und des Argon-Gases bei jeweils 5-10 sccm bzw. 1000 sccm.
Die Reaktionsgleichung zu diesem Zeitpunkt lautet wie folgt:
2WF₆ + 3 Si - 3 SiF₄ + 2 W (1)
Aufgrund dieser Reaktion verstärkt sich die dünne Wolframschicht auf eine Dicke von 100 Å unter Aufbrauchung der dünnen Silizium- Schicht 2 und nimmt dann nicht weiter zu.
Zur weiteren Verdickung einer Wolfram-Gatterelektrode 7 mit einer Dicke von 1500-2000 Å besteht der vierte Verfahrensschritt in der Hinzufügung von Wasserstoff-Gas zu WF6- und Argon-Gas.
Durch die Ausrichtung des Reaktionsdruckes auf 0,6-2 Torr und durch Steuerung der Flußrate des Wasserstoffgases innerhalb eines Bereiches von 100-500 sccm, sowie der Beibehaltung der Substrattemperatur verstärkt sich die Wolframschicht auf einem Oberflächenbereich der Si3N4-Schicht 3 und wächst dann in Querrichtung weiter an. Als Ergebnis wird die T-förmige Gatterelektrode 7 gebildet.
Die Reaktionsgleichung zu diesem Zeitpunkt ist folgende:
WF₆ + 3 H₂ - W + 6 HF (2)
Es ist wesentlich, daß die voranstehend erwähnte Gatterelektrode 7 eine T-Form aufweist.
Die Ausbildung der n+-aktiven Schicht im nächsten Verfahrensschritt verringert den parasitären Widerstand aufgrund der n-Oberflächenverarmungsschicht und gleichzeitig kann die Verhinderung einer Querdiffusion der n+-Schicht bis hinunter zum Gattermetall eine parasitäre Gatterkapazität verringern.
Der fünfte Verfahrensschritt (Fig. 1D) besteht in der Ionenimplantierung zur Ausbildung einer n+-aktiven Schicht 8 unter Verwendung des T-förmigen Wolframgatters 7 als Maske.
Zu diesem Zeitpunkt muß die Lücke zwischen dem Gatter 7 und der n+-aktiven Schicht 8 1000-2000 Å betragen.
Auf die Ionenimplantation folgt ein Glühprozess nach der Implantation zur Aktivierung der n-ionenimplantierten Schicht 5 und der n+-ionenimplantierten Schicht 8.
Zu diesem Zeitpunkt spielen die dünne Si-Schicht 2 und die Si3N4-Schicht 3 eine wirkungsvolle Rolle als Deckfilm zur Verhinderung der Verflüchtigung von As, wobei die beiden Schichten 2 und 3 durch Ionenimplantation bzw. PCVD aufgebracht wurden. Daher besteht kein Erfordernis, einen Deckfilm gesondert für das Aktivierungsverfahren aufzubringen.
Der sechste Verfahrensschritt (Fig. 1E) besteht in der Ausbildung eines B+-(oder H+)-isolationsimplantierten Bereiches 11 durch die dünne Si-Schicht 2 und die Si3N4-Schicht 3 unter der Bedingung von 100-200 keV und unter Verwendung der Fotoabdeckung 10 als Maske zur Isolierung zwischen den MESFETs.
Der siebte Verfahrensschritt (Fig. 1F) besteht im Ätzen der dünnen Si-Schicht 2 und der Si3N4-Schicht 3 unter Verwendung der Fotoabdeckung 13 als Maske, zur Bildung einer Quelle und eines Abzugs.
Dann wird eine Abhebe-Technik zur Bildung des Musters des Ohmschen Metalles (AuGe/Ni) zur Bildung der Quellen- und Abzugselektroden 12 verwendet.
Zu diesem Zeitpunkt wird die Legierung bei einer Temperatur von 430°C über eine Zeitdauer von 5 min in einer Wasserstoff (H2) : Stickstoff (N2) Gasatmosphäre (im Verhältnis 30 : 70) durchgeführt.
Die Fig. 1G zeigt einen sich selbst ausrichtenden MESFET mit einer T-förmigen Wolframgatterelektrode, welcher durch das voranstehend beschriebene Verfahren hergestellt wurde.
Nach der voranstehend beschriebenen Erfindung wird der sich selbst ausrichtende MESFET mit T-förmigen Gatter durch wahlweises Aufbringen durch chemisches Aufdämpfen des Wolframes auf die dünne Si-Schicht hergestellt. Als Ergebnis läßt sich die Lücke zwischen der Gatterelektrode und der n+-Schicht selbst einstellen. Gleichfalls verringern sich hierbei die Verunreinigungsprobleme bei der Aussetzung der Luft sowie die chemischen Beschädigungen bei der Aufbringung einer Gattterelektrode durch das Zerstäubungsverfahren auf ein Minimum, die Verflüchtigung des As beim unter hohen Temperaturen durchgeführten Aktivierungsverfahren wird verhindert und eine Vereinfachung des Verfahrens wird hierdurch ermöglicht.

Claims (4)

1. Verfahren zur Herstellung eines sich selbst ausrichtenden MESFET mit T-förmiger Gatterelektrode aus Wolfram, gekennzeichnet durch die folgenden Verfahrensschritte:
  • - Aufbringung einer dünnen Silizium-(Si)-Schicht auf die gesamte Oberfläche eines halbisolierenden GaAs-Substrats durch PECVD (Plasma Enhanced Chemical Vapor Deposition), und Aufbringung einer Si3N4-Schicht auf die dünne Silizium-(Si)- Schicht durch PCVD (Photo Chemical Vapor Deposition) und Ionenimplantation für eine n-aktive Schicht unter Verwendung einer Fotoabdeckung als Maske;
  • - Ausbildung eines Gatterelektrodenmusters durch Ätzung der Si3N4-Schicht unter Verwendung einer Fotoabdeckung als Maske zur Ausbildung der Gatterelektrode;
  • - Verstärkung des Wolframes durch wahlweises Aufbringen durch chemisches Aufdämpfen nur auf die ausgesetzte dünne Si- Schicht, um das Wolfram nicht auf die Si3N4-Schicht aufzubringen;
  • - Verstärkung des Wolframes in Querrichtung zur Bildung einer Wolframgatterelektrode mit T-Form;
  • - Ausbildung einer n+-Schicht durch Ionenimplantation, damit die Lücke zwischen der Gatterelektrode und der n+-Schicht in einem Bereich von 1000 A bis 2000 A liegt, unter Verwendung des T-förmigen Wolframgatters;
  • - Aktivierung der n- und n+-Schichten unter Verwendung der dünnen Si-Schicht und der Si3N4-Schicht als Deckfilm;
  • - Ionenimplantation zur Isolierung zwischen den Vorrichtungen durch die dünne Si-Schicht und die Si3N4-Schicht;
  • - Ätzen der dünnen Si-Schicht und der Si3N4-Schicht und Aufbringung eines Ohmschen Metalles (AuGe/Ni) mittels einer Abhebe-Technik unter Verwendung einer Fotoabdeckung als Maske zur Ausbildung einer Quelle und eines Abzuges.
2. Verfahren zur Herstellung eines sich selbst ausrichtenden MESFET nach Anspruch 1, dadurch gekennzeichnet, daß das Verfahren der Aufbringung des Wolframes wahlweise nur auf der Si-Schicht unter der Bedingung durchgeführt wird, daß die Substrattemperatur in einem Bereich von 350 bis 450°C liegt, der Reaktionsdruck 0,2 bis 1 Torr beträgt und die Flußraten des WF6- und des Argongases jeweils 5 bis 10 sccm bzw. 1000 sccm betragen.
3. Verfahren zur Herstellung eines sich selbst ausrichtenden MESFET nach Anspruch 1, dadurch gekennzeichnet, daß die Dicke der dünnen Si-Schicht und und diejenige der Si3N4-Schicht als Deckfilm in diesem Verfahren jeweils 100 bis 200 Å bzw. 1000 Å betragen.
4. Verfahren zur Herstellung eines sich selbst ausrichtenden MESFET nach Anspruch 1, dadurch gekennzeichnet, daß das Verfahren der Aufbringung der Wolframelektrode mit T- Form unter der Bedingung durchgeführt wird, daß die Substrattemperatur 350 bis 450°C beträgt, der Reaktionsdruck zwischen 0,6 und 2 Torr liegt, und die Flußraten des WF6-, des H2- und des Argon-Gases jeweils 50 bis 1000 sccm, bzw. 100 bis 500 sccm, bzw. 1000 sccm betragen.
DE3939635A 1988-12-01 1989-11-30 Verfahren zur herstellung eines sich selbst ausrichtenden gaas-mesfet mit t-foermigen wolfram-gatter Granted DE3939635A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019880015986A KR910006702B1 (ko) 1988-12-01 1988-12-01 T형 게이트 형상을 가진 자기 정합 mesfet의 제조방법

Publications (2)

Publication Number Publication Date
DE3939635A1 true DE3939635A1 (de) 1990-06-07
DE3939635C2 DE3939635C2 (de) 1993-09-23

Family

ID=19279818

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3939635A Granted DE3939635A1 (de) 1988-12-01 1989-11-30 Verfahren zur herstellung eines sich selbst ausrichtenden gaas-mesfet mit t-foermigen wolfram-gatter

Country Status (5)

Country Link
US (1) US4929567A (de)
JP (1) JPH0620081B2 (de)
KR (1) KR910006702B1 (de)
DE (1) DE3939635A1 (de)
FR (1) FR2640079B1 (de)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5187111A (en) * 1985-09-27 1993-02-16 Kabushiki Kaisha Toshiba Method of manufacturing Schottky barrier gate FET
US5139968A (en) * 1989-03-03 1992-08-18 Mitsubishi Denki Kabushiki Kaisha Method of producing a t-shaped gate electrode
JPH04130619A (ja) * 1990-09-20 1992-05-01 Mitsubishi Electric Corp 半導体装置の製造方法
US5241203A (en) * 1991-07-10 1993-08-31 International Business Machines Corporation Inverse T-gate FET transistor with lightly doped source and drain region
KR940007668B1 (ko) * 1991-12-26 1994-08-22 재단법인 한국전자통신연구소 갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법
KR0130963B1 (ko) * 1992-06-09 1998-04-14 구자홍 T형 단면구조의 게이트 금속전극을 갖는 전계효과 트랜지스터의 제조방법
US6159781A (en) * 1998-10-01 2000-12-12 Chartered Semiconductor Manufacturing, Ltd. Way to fabricate the self-aligned T-shape gate to reduce gate resistivity
GB2359193B (en) * 1998-12-07 2003-11-12 Intel Corp Transistor with notched gate
KR100296126B1 (ko) 1998-12-22 2001-08-07 박종섭 고집적 메모리 소자의 게이트전극 형성방법
KR100299386B1 (ko) 1998-12-28 2001-11-02 박종섭 반도체 소자의 게이트 전극 형성방법
JP3988342B2 (ja) 1998-12-29 2007-10-10 株式会社ハイニックスセミコンダクター 半導体素子のゲート電極形成方法
US6797586B2 (en) * 2001-06-28 2004-09-28 Koninklijke Philips Electronics N.V. Silicon carbide schottky barrier diode and method of making
US8105889B2 (en) * 2009-07-27 2012-01-31 Cree, Inc. Methods of fabricating transistors including self-aligned gate electrodes and source/drain regions
KR101140285B1 (ko) * 2010-01-29 2012-04-27 서울대학교산학협력단 멀티 스텝형 티 게이트 제조방법
US8736276B2 (en) * 2011-06-20 2014-05-27 General Electric Company Ripple spring and diagnostic method therefor
KR102173638B1 (ko) 2014-10-01 2020-11-04 삼성전자주식회사 반도체 소자 및 그 형성방법
KR102097714B1 (ko) 2019-11-05 2020-04-06 곽성근 맥섬석 과립을 이용한 원적외선과 음이온 방사 실리콘 고무 조성물 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4532695A (en) * 1982-07-02 1985-08-06 The United States Of America As Represented By The Secretary Of The Air Force Method of making self-aligned IGFET
US4615766A (en) * 1985-02-27 1986-10-07 International Business Machines Corporation Silicon cap for annealing gallium arsenide

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59161876A (ja) * 1983-03-04 1984-09-12 Nec Corp 化合物半導体装置の製造方法
US4601094A (en) * 1984-04-27 1986-07-22 The Warner & Swasey Company Turning machine with an automatic tool changer
JPS61166080A (ja) * 1984-12-28 1986-07-26 Fujitsu Ltd 電界効果トランジスタ及びその製造方法
US4712291A (en) * 1985-06-06 1987-12-15 The United States Of America As Represented By The Secretary Of The Air Force Process of fabricating TiW/Si self-aligned gate for GaAs MESFETs
JPS62114276A (ja) * 1985-11-14 1987-05-26 Oki Electric Ind Co Ltd 半導体素子の製造方法
US4735913A (en) * 1986-05-06 1988-04-05 Bell Communications Research, Inc. Self-aligned fabrication process for GaAs MESFET devices
EP0252179B1 (de) * 1986-07-11 1992-05-27 International Business Machines Corporation Verfahren zur Herstellung einer unterätzten Maskenkontur
US4859618A (en) * 1986-11-20 1989-08-22 Sumitomo Electric Industries, Ltd. Method of producing the gate electrode of a field effect transistor
JPH07118482B2 (ja) * 1987-02-20 1995-12-18 シャープ株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4532695A (en) * 1982-07-02 1985-08-06 The United States Of America As Represented By The Secretary Of The Air Force Method of making self-aligned IGFET
US4615766A (en) * 1985-02-27 1986-10-07 International Business Machines Corporation Silicon cap for annealing gallium arsenide

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
J. Electrochem. Soc., Vol. 134, 1987, S. 711-714 *
JP 62-114276 A. In: Patents Abstracts of Japan, Sect. E, Vol. 11, 1987, No. 325 *

Also Published As

Publication number Publication date
KR900011038A (ko) 1990-07-11
JPH0620081B2 (ja) 1994-03-16
JPH02192127A (ja) 1990-07-27
FR2640079B1 (fr) 1995-11-10
US4929567A (en) 1990-05-29
KR910006702B1 (ko) 1991-08-31
DE3939635C2 (de) 1993-09-23
FR2640079A1 (fr) 1990-06-08

Similar Documents

Publication Publication Date Title
DE3939635A1 (de) Verfahren zur herstellung eines sich selbst ausrichtenden gaas-mesfet mit t-foermigen wolfram-gatter
DE3231987C2 (de) Verfahren zur Herstellung einer Cobaltsilicidschicht in einem Halbleiterbauelement
DE3751219T2 (de) Verfahren zur Herstellung eines Schottky-Barriere- Feldeffekttransistors.
DE3939319C2 (de) Verfahren zum Herstellen eines asymmetrischen Feldeffekttransistors
DE69128554T2 (de) Verfahren zur Herstellung einer integrierten Schaltungsstruktur mit niedrig dotiertem Drain und eine MOS-integrierte Schaltungsstruktur
DE2640525C2 (de) Verfahren zur Herstellung einer MIS-Halbleiterschaltungsanordnung
EP0308939B1 (de) Verfahren zur Herstellung eines MESFET mit selbstjustiertem Gate
DE2455730A1 (de) Stabilisierte halbleiter-bauelemente und verfahren zur herstellung derselben
DE3245276A1 (de) Verfahren zum ausbilden von submikrometer-merkmalen in halbleiterbauelementen
EP0049392A2 (de) Verfahren zum Herstellen einer monolithisch integrierten Zwei-Transistor-Speicherzelle in MOS-Technik
DE2314260A1 (de) Ladungsgekoppelte halbleiteranordnung und verfahren zu ihrer herstellung
DE3876303T2 (de) Verfahren zur herstellung eines duennschichttransistors.
DE3933965A1 (de) Mesfet und verfahren zu dessen herstellung
DE4014216C2 (de) Verfahren zum Herstellen eines Hetero-Bipolar-Transistors
DE102011088714A1 (de) Halbleiterbauelemente und Verfahren zur deren Herstellung
DE1803024A1 (de) Integriertes Halbleiterbauelement und Verfahren zu seiner Herstellung
EP0159617B1 (de) Verfahren zum Herstellen von hochintegrierten MOS-Feldeffekttransistoren
DE3789372T2 (de) Verfahren zur Herstellung eines Halbleiterbauelements.
EP0000545A1 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit Selbstjustierung
EP0068392B1 (de) Verfahren zur Herstellung von Schottky-Dioden
DE2942236A1 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE3834063A1 (de) Schottky-gate-feldeffekttransistor
DE2050955B2 (de) Verfahren zur herstellung eines feldeffekttransistors
DD223018A5 (de) Verfahren zum herstellen eines halbleiterbauelements
DE2753533A1 (de) Verfahren zum selektiven eindiffundieren von aluminium

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee