JPH0620081B2 - Ｔ型ゲート形状を有する自己整合ｍｅｓｆｅｔの製造方法 - Google Patents
Ｔ型ゲート形状を有する自己整合ｍｅｓｆｅｔの製造方法Info
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- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置およびその製造方法に関し、更に詳
細にはシリコン(Si)薄膜を使用したタングステン(W) の
選択的化学気相成長によりＴ型ゲートを有する自己整合
(Self-Aligned)MESFET形成方法に関するものである。
細にはシリコン(Si)薄膜を使用したタングステン(W) の
選択的化学気相成長によりＴ型ゲートを有する自己整合
(Self-Aligned)MESFET形成方法に関するものである。
従来の自己整合MESFETはＴ型多層レジストや耐熱性金属
を使用してゲート電極とn+層間隔を調整することができ
る構造としてゲート金属エッジ(edge)の直下までn+層を
形成してｎ層表面の空乏層に起因した寄生抵抗を減少さ
せることができると同時に、ゲート電極下へのn+層の横
方向拡散を抑制させて少ないゲート寄生容量を有するこ
とを特徴としている。
を使用してゲート電極とn+層間隔を調整することができ
る構造としてゲート金属エッジ(edge)の直下までn+層を
形成してｎ層表面の空乏層に起因した寄生抵抗を減少さ
せることができると同時に、ゲート電極下へのn+層の横
方向拡散を抑制させて少ないゲート寄生容量を有するこ
とを特徴としている。
代表的な従来の自己整合MESFETにはSAINT(Self-Aligned
Implantation of N+-layer Technology) 構造とSACSET
(Sidewall-Assisted Closely-Spaced Electrode Techno
logy)構造がある。
Implantation of N+-layer Technology) 構造とSACSET
(Sidewall-Assisted Closely-Spaced Electrode Techno
logy)構造がある。
しかしながら、従来のSAINT MESFETにおいては、ゲート
形成のためにＴ型多層レジストを使用する工程および、
ダーミゲート(dummy gate)を除去した後にそこに実際に
利用されるゲートを形成する工程の複雑性とともに、活
性化工程で密封膜を別途に形成して砒素(As)の揮発を防
止しなければならない。
形成のためにＴ型多層レジストを使用する工程および、
ダーミゲート(dummy gate)を除去した後にそこに実際に
利用されるゲートを形成する工程の複雑性とともに、活
性化工程で密封膜を別途に形成して砒素(As)の揮発を防
止しなければならない。
また、従来のSACSET MESFETにおいては、両側面で絶縁
層を有しているゲート電極を形成するとき、乾燥エッチ
ングの方法として反応性イオンエッチングを使用するの
で、基板が損傷されやすい。同様に、活性化工程で耐熱
性金属電極と両側面で形成された絶縁層との間に機械的
・熱的応力が生じて素子に悪い影響を及ぼしている。
層を有しているゲート電極を形成するとき、乾燥エッチ
ングの方法として反応性イオンエッチングを使用するの
で、基板が損傷されやすい。同様に、活性化工程で耐熱
性金属電極と両側面で形成された絶縁層との間に機械的
・熱的応力が生じて素子に悪い影響を及ぼしている。
本発明は前記の如き問題点を解決するためのものであっ
て、その目的とするところは従来の自己整合MESFETにお
いてGaAs基板が空気中に露出されて生ずる汚染の問題
と、スパタリング(sputtering)法によりゲート電極を蒸
着するとき生ずる機械的損傷を最小化し、高温で行う活
性化工程で起るAsの揮発を防止し、従来のSAINT工程の
ゲート電極を形成するとき多層レジストの使用による工
程の複雑性を減すことができるようにしたＴ型ゲート形
状を有する自己整合MESFETの製造方法を提供することに
ある。
て、その目的とするところは従来の自己整合MESFETにお
いてGaAs基板が空気中に露出されて生ずる汚染の問題
と、スパタリング(sputtering)法によりゲート電極を蒸
着するとき生ずる機械的損傷を最小化し、高温で行う活
性化工程で起るAsの揮発を防止し、従来のSAINT工程の
ゲート電極を形成するとき多層レジストの使用による工
程の複雑性を減すことができるようにしたＴ型ゲート形
状を有する自己整合MESFETの製造方法を提供することに
ある。
本発明のＴ型ゲート形状を有する自己整合MESFETの製造
法においては、PECVD(Plasma Enhanced Chemical Vapor
Deposition)方法により、半絶縁GaAs基板の全表面にシ
リコン(Si)薄膜を化学的気相成長させる工程とPCVD(Pho
to Chemical Vapor Deposition)法により前記シリコン
(Si)薄膜上に窒化珪素(Si3N4)膜を化学的気相成長させ
る工程とマスクとしてホトレジストを利用してｎ活性層
を形成するためのイオンを注入する工程、ゲート電極を
形成するためにホトレジストをマスクとして前記窒化珪
素膜をエッチングしてゲート電極パターンを形成する工
程、前記窒化珪素膜上にはタングステンが堆積しないよ
うにし、露出されたシリコン薄膜上のみに選択的化学的
気相成長法によりタングステンを成長させる工程、前記
タングステンゲート電極がＴ型に形成されるようにタン
グステンを横方向に成長させる工程、前記Ｔ型タングス
テンゲートを利用して前記ゲート電極とn+層との間隔が
1000Åないし2000Åとなるようにイオン注入によりn+層
を形成する工程、キャッピング(capping)膜として前記
シリコン薄膜と窒化珪素膜を利用して前記ｎ層とn+層を
活性化する工程、素子間を分離するためにイオンを注入
する工程、およびソースとドレインを形成するためにホ
トレジストをマスクとして前記シリコン薄膜と窒化珪素
膜をエッチングし、リフト・オフ(lift/off)法により抵
抗金属(AuGe/Ni)を堆積する工程を有することを特徴と
する。
法においては、PECVD(Plasma Enhanced Chemical Vapor
Deposition)方法により、半絶縁GaAs基板の全表面にシ
リコン(Si)薄膜を化学的気相成長させる工程とPCVD(Pho
to Chemical Vapor Deposition)法により前記シリコン
(Si)薄膜上に窒化珪素(Si3N4)膜を化学的気相成長させ
る工程とマスクとしてホトレジストを利用してｎ活性層
を形成するためのイオンを注入する工程、ゲート電極を
形成するためにホトレジストをマスクとして前記窒化珪
素膜をエッチングしてゲート電極パターンを形成する工
程、前記窒化珪素膜上にはタングステンが堆積しないよ
うにし、露出されたシリコン薄膜上のみに選択的化学的
気相成長法によりタングステンを成長させる工程、前記
タングステンゲート電極がＴ型に形成されるようにタン
グステンを横方向に成長させる工程、前記Ｔ型タングス
テンゲートを利用して前記ゲート電極とn+層との間隔が
1000Åないし2000Åとなるようにイオン注入によりn+層
を形成する工程、キャッピング(capping)膜として前記
シリコン薄膜と窒化珪素膜を利用して前記ｎ層とn+層を
活性化する工程、素子間を分離するためにイオンを注入
する工程、およびソースとドレインを形成するためにホ
トレジストをマスクとして前記シリコン薄膜と窒化珪素
膜をエッチングし、リフト・オフ(lift/off)法により抵
抗金属(AuGe/Ni)を堆積する工程を有することを特徴と
する。
この発明は、半絶縁GaAs基板にPECVD(Plasma Enhanced
Chemical Vapor Deposition)法によって形成したSi薄膜
とPCVD(Photo Chemical Vapor Deposition) 法による窒
化珪素膜を活性化工程で密封(capping) 膜として使用
し、ゲートの形成時にタングステンを選択的化学気相成
長によってＴ型に成長させることによりゲート電極とn+
層との間隔を調節することができる改良された自己整合
MESFETの製造方法を提供するものである。
Chemical Vapor Deposition)法によって形成したSi薄膜
とPCVD(Photo Chemical Vapor Deposition) 法による窒
化珪素膜を活性化工程で密封(capping) 膜として使用
し、ゲートの形成時にタングステンを選択的化学気相成
長によってＴ型に成長させることによりゲート電極とn+
層との間隔を調節することができる改良された自己整合
MESFETの製造方法を提供するものである。
以下に第1A図から第1G図までを参照して本発明方法の実
施例を説明する。
施例を説明する。
第1A図はｎ層イオン注入工程図を、第1B図は窒化珪素膜
エッチング工程図を、第1C図はタングステンの選択的化
学気相成長図を、第1D図はn+活性層イオン注入工程図
を、第1E図は素子間分離工程図を、第1F図はSi3N4 とSi
のエッチング工程および抵抗金属の堆積工程図を、第1G
図は完成されたＴ型ゲートMESFETをそれぞれ表わし、図
面で１は半絶縁GaAs基板を、２はシリコン薄膜を、３は
窒化珪素膜を、４はホトレジストを、５はｎイオン注入
層を、６はホトレジストを、７はタングステンを、８は
n+イオン注入層を、９および10はホトレジストを、11は
分離イオン注入層を、12は抵抗金属層を、13はホトレジ
ストをそれぞれ表わす。
エッチング工程図を、第1C図はタングステンの選択的化
学気相成長図を、第1D図はn+活性層イオン注入工程図
を、第1E図は素子間分離工程図を、第1F図はSi3N4 とSi
のエッチング工程および抵抗金属の堆積工程図を、第1G
図は完成されたＴ型ゲートMESFETをそれぞれ表わし、図
面で１は半絶縁GaAs基板を、２はシリコン薄膜を、３は
窒化珪素膜を、４はホトレジストを、５はｎイオン注入
層を、６はホトレジストを、７はタングステンを、８は
n+イオン注入層を、９および10はホトレジストを、11は
分離イオン注入層を、12は抵抗金属層を、13はホトレジ
ストをそれぞれ表わす。
第１工程（第1A図）はPECVD 法により100-200 Åの厚さ
のシリコン(si)薄膜２を半絶縁(Semi-Insulating) GaAs
基板の全面に堆積した後、PCVD法により1000Åの厚さの
窒化珪素(Si3N4) 膜３を堆積する。
のシリコン(si)薄膜２を半絶縁(Semi-Insulating) GaAs
基板の全面に堆積した後、PCVD法により1000Åの厚さの
窒化珪素(Si3N4) 膜３を堆積する。
この時の実験条件は基板の温度は100-200 ℃、反応圧力
は１-10Torr 、SiH4およびNH3 の流量はそれぞれ３-10s
ccm および15-500sccmである。
は１-10Torr 、SiH4およびNH3 の流量はそれぞれ３-10s
ccm および15-500sccmである。
シリコン膜２と窒化珪素膜３を堆積した後、ホトレジス
トAZ1350をマスクとしてSi+ イオンを70-100kev，1-6×
1012/cm2の条件でイオン注入する。
トAZ1350をマスクとしてSi+ イオンを70-100kev，1-6×
1012/cm2の条件でイオン注入する。
第２工程（第1B図）はゲート電極を形成するためにホト
レジスト６をマスクとして窒化珪素膜をエッチングして
ゲートパターンを規定する。
レジスト６をマスクとして窒化珪素膜をエッチングして
ゲートパターンを規定する。
この時エッチング液としてはBOE(Buffered Oxide Etcha
nt)6:1 を使用する。
nt)6:1 を使用する。
第３工程（第1C図）はゲート電極であるタングステン７
を選択的化学気相成長法により堆積する。
を選択的化学気相成長法により堆積する。
この時窒化珪素にはタングステンが堆積されず、露出さ
れたSi薄膜に選択的に堆積させるために基板の温度は35
0-450 ℃、反応圧力は0.2-１Torr、WF6 およびアルゴン
(Argon) ガスの流量はそれぞれ５-10scmm および1000sc
mmとする。
れたSi薄膜に選択的に堆積させるために基板の温度は35
0-450 ℃、反応圧力は0.2-１Torr、WF6 およびアルゴン
(Argon) ガスの流量はそれぞれ５-10scmm および1000sc
mmとする。
この時起る反応式は次の如くである。
2WF6＋3Si →3SiF4 ＋2W……(1) この反応によりシリコン薄膜２を消耗しながらタングス
テン薄膜が100 Åの程度まで成長し止まる。
テン薄膜が100 Åの程度まで成長し止まる。
第４工程は1500-2000Åの厚さのタングステンゲート電
極７の形成のためにWF6 とアルゴンガス以外に水素ガス
を添加する。
極７の形成のためにWF6 とアルゴンガス以外に水素ガス
を添加する。
この時基板の温度は変更せず、反応圧力を0.6-２Torrに
調整し、水素の流量を100-500scmmの範囲内で調節する
ことにより、タングステン膜は窒化珪素膜の表面の水準
まで成長した後、その後には横方向の成長が進行し、そ
の結果Ｔ字型のゲートが形成される。
調整し、水素の流量を100-500scmmの範囲内で調節する
ことにより、タングステン膜は窒化珪素膜の表面の水準
まで成長した後、その後には横方向の成長が進行し、そ
の結果Ｔ字型のゲートが形成される。
この時起る反応式は次の如くである。
WF6 ＋3H2 →Ｗ＋6HF ……(2) この時形成されたゲートはＴ字の断面形状を有するよう
にすることが重要である。次の工程であるN+層を形成し
てｎ層表面の空乏層に起因した寄生抵抗を減少させ、同
時にゲート金属下へのn+層の横方向拡散を抑制させて、
これによる寄生ゲートの容量を減すことができる。
にすることが重要である。次の工程であるN+層を形成し
てｎ層表面の空乏層に起因した寄生抵抗を減少させ、同
時にゲート金属下へのn+層の横方向拡散を抑制させて、
これによる寄生ゲートの容量を減すことができる。
第５工程（第1D図）はn+層８を形成するために、形成さ
れたＴ型タングステンゲートをマスクとして利用してイ
オン注入する。
れたＴ型タングステンゲートをマスクとして利用してイ
オン注入する。
この時ゲート電極７とn+層８の間隔は1000−2000Åにな
るようにする。
るようにする。
イオン注入後にｎ層５とn+層８を活性化させるために85
0 ℃で熱処理する。
0 ℃で熱処理する。
この時PECVD 法により堆積されたSi薄膜とPCVD法により
堆積された窒化珪素膜はAsの揮発防止のための効果的な
密封膜の役割を果す。従って活性化工程のために別に密
封膜を堆積する必要がない。
堆積された窒化珪素膜はAsの揮発防止のための効果的な
密封膜の役割を果す。従って活性化工程のために別に密
封膜を堆積する必要がない。
第６工程（第1E図）は素子間を分離するためにホトレジ
スト10をマスクとしてシリコン(Si)薄膜と窒化珪素(Si3
N4) 膜を通じてB+（またはH+）イオンを100-200kevの条
件で注入して分離(isolation) イオン注入層11を形成し
てn+層間を分離する。
スト10をマスクとしてシリコン(Si)薄膜と窒化珪素(Si3
N4) 膜を通じてB+（またはH+）イオンを100-200kevの条
件で注入して分離(isolation) イオン注入層11を形成し
てn+層間を分離する。
第７工程（第1F図）はソース(S) とドレイン(D) を定義
するためにホトレジストをマスクとしてSi薄膜と窒化珪
素膜をエッチングする。
するためにホトレジストをマスクとしてSi薄膜と窒化珪
素膜をエッチングする。
次いで抵抗金属(AuGe/Ni) を蒸着した後、リフト・オフ
(Lift-off)させることによりソースとドレイン電極を形
成する。
(Lift-off)させることによりソースとドレイン電極を形
成する。
この時水素(H2)：窒素(N2)(30:70) のガス雰囲気中で43
0 ℃で５分間合金化する。
0 ℃で５分間合金化する。
第1G図は上に述べた工程により完成されたＴ型タングス
テンゲートを有するMESFETの断面図である。
テンゲートを有するMESFETの断面図である。
以上述べたように、本発明によれば前記の如き工程によ
りゲートの形成時に選択的化学気相成長によってゲート
の断面形状をＴ型に成長させる。その結果、ゲート電極
とn+層との間隔をそれ自身で調節することができる。ま
た本発明は従来の自己整合MESFET工程において空気中に
露出された時に生ずる汚染の問題と、スパタリング(spu
ttering)方法等によりゲート電極を堆積するときに生ず
る機械的損傷を最小化し、高温で行う活性化工程で起る
Asの揮発を防止し、工程の単純化を達成することができ
るという効果を有する。
りゲートの形成時に選択的化学気相成長によってゲート
の断面形状をＴ型に成長させる。その結果、ゲート電極
とn+層との間隔をそれ自身で調節することができる。ま
た本発明は従来の自己整合MESFET工程において空気中に
露出された時に生ずる汚染の問題と、スパタリング(spu
ttering)方法等によりゲート電極を堆積するときに生ず
る機械的損傷を最小化し、高温で行う活性化工程で起る
Asの揮発を防止し、工程の単純化を達成することができ
るという効果を有する。
第1A図はｎ層イオン注入工程図、 第1B図は窒化珪素膜エッチング工程図、 第1C図はタングステンの選択的化学気相成長工程図、 第1D図はn+層イオン注入工程図、第1E図は素子間分離工
程図、第1F図はSi3N４とSiエッチング工程および抵抗金
属堆積工程図、 第1G図は完成されたＴ型ゲートを有するMESFETの断面図
である。 １……半絶縁GaAs基板、 ２……シリコン薄膜、 ３……窒化珪素膜、 ４……ｎイオン注入層、 ７……タングステン、 ８……n+イオン注入層、 ４，６，９，10，13……ホトレジスト、 11……分離イオン注入層、 12……抵抗金属層。
程図、第1F図はSi3N４とSiエッチング工程および抵抗金
属堆積工程図、 第1G図は完成されたＴ型ゲートを有するMESFETの断面図
である。 １……半絶縁GaAs基板、 ２……シリコン薄膜、 ３……窒化珪素膜、 ４……ｎイオン注入層、 ７……タングステン、 ８……n+イオン注入層、 ４，６，９，10，13……ホトレジスト、 11……分離イオン注入層、 12……抵抗金属層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒュン ムー パク 大韓民国 デージョン スウォク，ドマー ドン 211 キョンナム アパートメント 108‐601 (72)発明者 ドン グー キム 大韓民国 デージョン ヨサンク，ドリョ ンドン 383‐３ デーダク サイエンス タウン ウーサン アパートメント (56)参考文献 特開 昭62−114276（ＪＰ，Ａ) 特開 昭63−158876（ＪＰ，Ａ)
Claims (4)
- 【請求項１】PECVD(Plasma Enhanced Chemical Vapor D
eposition)法により、半絶縁GaAs基板の全表面にシリコ
ン(Si)薄膜を化学的気相成長させる工程とPCVD(Photo C
hemical Vapor Deposition)法により前記シリコン(Si)
薄膜上に窒化珪素(Si3N4)膜を化学的気相成長させる工
程とマスクとしてホトレジストを利用してｎ活性層を形
成するためのイオンを注入する工程、 ゲート電極を形成するためにホトレジストをマスクとし
て前記窒化珪素膜をエッチングしてゲート電極パターン
を形成する工程、 前記窒化珪素膜上にはタングステンが堆積しないように
し、露出されたシリコン薄膜上のみに選択的化学的気相
成長法によりタングステンを成長させる工程、 前記タングステンゲート電極がＴ型に形成されるように
タングステンを横方向に成長させる工程、 前記Ｔ型タングステンゲートを利用して前記ゲート電極
とn+層との間隔が1000Åないし2000Åとなるようにイオ
ン注入によりn+層を形成する工程、 キャッピング(capping)膜として前記シリコン薄膜と窒
化珪素膜を利用して前記ｎ層とn+層を活性化する工程、 素子間を分離するためにイオンを注入する工程、および ソースとドレインを形成するためにホトレジストをマス
クとして前記シリコン薄膜と窒化珪素膜をエッチング
し、リフト・オフ(lift/off)法により抵抗金属(AuGe/N
i) を堆積する工程を有することを特徴とするＴ型ゲー
ト形状を有する自己整合MESFETの製造方法。 - 【請求項２】前記タングステンの選択的化学気相成長工
程は基板の温度を350 ℃ないし450 ℃とし、反応圧力を
0.2Torrないし１Torrとし、WF６およびアルゴン(Ar)ガ
スの流量をそれぞれ５sccmないし10sccm，および1000sc
cmとして行われることを特徴とする請求項１記載の自己
整合MESFETの製造方法。 - 【請求項３】前記イオン注入工程のためにキャッピング
(capping) 膜として利用されるシリコン薄膜と窒化珪素
膜の厚さはそれぞれ100 Åないし200 Åおよび1000Åで
あることを特徴とする請求項１記載の自己整合MESFETの
製造方法。 - 【請求項４】前記タングステンをＴ型に成長させる化学
気相成長工程は基板の温度を350 ℃ないし450 ℃とし、
反応圧力を0.6Torrないし２Torrとし、WF6,H2およびAr
ガスの流量をそれぞれ50sccmないし1000sccm，100sccm
ないし500sccm および1000sccmとして行われることを特
徴とする請求項１記載の自己整合MESFETの製造方法。
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|---|---|---|---|
| KR1988-15986 | 1988-12-01 | ||
| KR1019880015986A KR910006702B1 (ko) | 1988-12-01 | 1988-12-01 | T형 게이트 형상을 가진 자기 정합 mesfet의 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| JPH02192127A JPH02192127A (ja) | 1990-07-27 |
| JPH0620081B2 true JPH0620081B2 (ja) | 1994-03-16 |
Family
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| JP1310806A Expired - Lifetime JPH0620081B2 (ja) | 1988-12-01 | 1989-12-01 | Ｔ型ゲート形状を有する自己整合ｍｅｓｆｅｔの製造方法 |
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| JP (1) | JPH0620081B2 (ja) |
| KR (1) | KR910006702B1 (ja) |
| DE (1) | DE3939635A1 (ja) |
| FR (1) | FR2640079B1 (ja) |
Cited By (1)
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| US5139968A (en) * | 1989-03-03 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a t-shaped gate electrode |
| JPH04130619A (ja) * | 1990-09-20 | 1992-05-01 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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| KR940007668B1 (ko) * | 1991-12-26 | 1994-08-22 | 재단법인 한국전자통신연구소 | 갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법 |
| KR0130963B1 (ko) * | 1992-06-09 | 1998-04-14 | 구자홍 | T형 단면구조의 게이트 금속전극을 갖는 전계효과 트랜지스터의 제조방법 |
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| KR100299386B1 (ko) | 1998-12-28 | 2001-11-02 | 박종섭 | 반도체 소자의 게이트 전극 형성방법 |
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| KR102173638B1 (ko) | 2014-10-01 | 2020-11-04 | 삼성전자주식회사 | 반도체 소자 및 그 형성방법 |
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| US4601094A (en) * | 1984-04-27 | 1986-07-22 | The Warner & Swasey Company | Turning machine with an automatic tool changer |
| JPS61166080A (ja) * | 1984-12-28 | 1986-07-26 | Fujitsu Ltd | 電界効果トランジスタ及びその製造方法 |
| US4615766A (en) * | 1985-02-27 | 1986-10-07 | International Business Machines Corporation | Silicon cap for annealing gallium arsenide |
| US4712291A (en) * | 1985-06-06 | 1987-12-15 | The United States Of America As Represented By The Secretary Of The Air Force | Process of fabricating TiW/Si self-aligned gate for GaAs MESFETs |
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| DE3685495D1 (de) * | 1986-07-11 | 1992-07-02 | Ibm | Verfahren zur herstellung einer unteraetzten maskenkontur. |
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| JPH07118482B2 (ja) * | 1987-02-20 | 1995-12-18 | シャープ株式会社 | 半導体装置の製造方法 |
-
1988
- 1988-12-01 KR KR1019880015986A patent/KR910006702B1/ko not_active IP Right Cessation
-
1989
- 1989-11-30 US US07/443,750 patent/US4929567A/en not_active Expired - Lifetime
- 1989-11-30 DE DE3939635A patent/DE3939635A1/de active Granted
- 1989-12-01 FR FR8915925A patent/FR2640079B1/fr not_active Expired - Fee Related
- 1989-12-01 JP JP1310806A patent/JPH0620081B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| US4929567A (en) | 1990-05-29 |
| KR910006702B1 (ko) | 1991-08-31 |
| DE3939635C2 (ja) | 1993-09-23 |
| FR2640079B1 (fr) | 1995-11-10 |
| KR900011038A (ko) | 1990-07-11 |
| FR2640079A1 (fr) | 1990-06-08 |
| DE3939635A1 (de) | 1990-06-07 |
| JPH02192127A (ja) | 1990-07-27 |
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