JPH04334019A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 150000001875 compounds Chemical class 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 239000002184 metal Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 15
- 230000001603 reducing effect Effects 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- 150000004678 hydrides Chemical class 0.000 claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052681 coesite Inorganic materials 0.000 abstract description 5
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 5
- 239000000377 silicon dioxide Substances 0.000 abstract description 5
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 5
- 229910052682 stishovite Inorganic materials 0.000 abstract description 5
- 229910052905 tridymite Inorganic materials 0.000 abstract description 5
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- QUZPNFFHZPRKJD-UHFFFAOYSA-N germane Chemical compound [GeH4] QUZPNFFHZPRKJD-UHFFFAOYSA-N 0.000 description 6
- 229910052986 germanium hydride Inorganic materials 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- VGRFVJMYCCLWPQ-UHFFFAOYSA-N germanium Chemical compound [Ge].[Ge] VGRFVJMYCCLWPQ-UHFFFAOYSA-N 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体装置の製造
方法に係り、特に絶縁膜から露出した化合物半導体層に
対して選択的に金属膜を被着する方法に関する。
方法に係り、特に絶縁膜から露出した化合物半導体層に
対して選択的に金属膜を被着する方法に関する。
【０００２】
【従来の技術】Ｓｉを用いた半導体装置、例えばＭＯＳ
ＦＥＴの寄生抵抗を低減するために製造工程においてソ
ース，ドレイン電極をゲート電極に対して自己整合的に
形成する技術が開発されている。上記技術として、例え
ば小崎他により第４９回応用物理学会（１９８８）ｐ５
８３で報告されているようにＷの選択化学気相成長法（
ＣＶＤ）用いてゲート電極から側壁絶縁膜で隔てられた
ソース，ドレイン領域に自己整合的にＷ膜を形成してい
る。上記化学気相成長法では、ＷＦ６ をＨ２ により
還元しＷ膜の堆積を行っている。
ＦＥＴの寄生抵抗を低減するために製造工程においてソ
ース，ドレイン電極をゲート電極に対して自己整合的に
形成する技術が開発されている。上記技術として、例え
ば小崎他により第４９回応用物理学会（１９８８）ｐ５
８３で報告されているようにＷの選択化学気相成長法（
ＣＶＤ）用いてゲート電極から側壁絶縁膜で隔てられた
ソース，ドレイン領域に自己整合的にＷ膜を形成してい
る。上記化学気相成長法では、ＷＦ６ をＨ２ により
還元しＷ膜の堆積を行っている。
【０００３】
【発明が解決しようとする課題】ＧａＡｓを代表とする
化合物半導体を用いた半導体装置、例えばＭＥＳＦＥＴ
においても同様に、上述した自己整合的な電極形成技術
を開発する必要がある。しかしながら、ＷＦ６とＨ２を
用いた選択ＣＶＤ法ではＧａＡｓ層上に選択的にＷ膜を
堆積することは困難である。従ってＳｉＭＯＳＦＥＴの
ようにソース，ドレイン領域に自己整合的にＷ電極を形
成することはできない。
化合物半導体を用いた半導体装置、例えばＭＥＳＦＥＴ
においても同様に、上述した自己整合的な電極形成技術
を開発する必要がある。しかしながら、ＷＦ６とＨ２を
用いた選択ＣＶＤ法ではＧａＡｓ層上に選択的にＷ膜を
堆積することは困難である。従ってＳｉＭＯＳＦＥＴの
ようにソース，ドレイン領域に自己整合的にＷ電極を形
成することはできない。
【０００４】
【課題を解決するための手段】絶縁膜の開孔部から露出
したＧａＡｓ層に対して、ＷＦ６ とＧｅの水素化物、
例えばＧｅＨ４ を用いて選択的にＷＧｅ膜を形成する
。然る後、ＷＦ６ とＨ２ 或いはＷＦ６ とＳｉの水
素化物、例えばＳｉＨ４ を用いて上記ＷＧｅ上に対し
て選択的にＷ膜を形成することにより上述した技術を化
合物半導体装置にも適用可能になる。
したＧａＡｓ層に対して、ＷＦ６ とＧｅの水素化物、
例えばＧｅＨ４ を用いて選択的にＷＧｅ膜を形成する
。然る後、ＷＦ６ とＨ２ 或いはＷＦ６ とＳｉの水
素化物、例えばＳｉＨ４ を用いて上記ＷＧｅ上に対し
て選択的にＷ膜を形成することにより上述した技術を化
合物半導体装置にも適用可能になる。
【０００５】
【作用】ＧａＡｓ層に対して吸着，解離しやすいＧｅＨ
４ ガスを用いてＷＦ６ を還元することにより絶縁膜
の開孔部から露出したＧａＡｓ層に対して選択的にＷＧ
ｅ膜を形成できる。次に、前記ＷＧｅ膜に対して吸着，
解離しやすいＨ２ ガス或いはＳｉＨ４ ガスを用いて
ＷＦ６ を還元することによりＷＧｅ膜上に選択的にＷ
膜を形成できる。上述した技術により、半導体装置製造
工程において絶縁膜の開孔部から露出したＧａＡｓ層に
対して自己整合的にＷ膜を堆積することが可能になる。
４ ガスを用いてＷＦ６ を還元することにより絶縁膜
の開孔部から露出したＧａＡｓ層に対して選択的にＷＧ
ｅ膜を形成できる。次に、前記ＷＧｅ膜に対して吸着，
解離しやすいＨ２ ガス或いはＳｉＨ４ ガスを用いて
ＷＦ６ を還元することによりＷＧｅ膜上に選択的にＷ
膜を形成できる。上述した技術により、半導体装置製造
工程において絶縁膜の開孔部から露出したＧａＡｓ層に
対して自己整合的にＷ膜を堆積することが可能になる。
【０００６】
（実施例１）図１に示す工程概略図を用いて一実施例を
説明する。ＧａＡｓ基板１０上に形成されたＧａＡｓ層
１１上に通常のＣＶＤ法を用いてＳｉＯ２ 膜１２を堆
積した（図１．（ａ））。次に、リソグラフィ技術とＲ
ＩＥ技術を用いてＳｉＯ２ 膜１２に開孔部１３を形成
した（図１．（ｂ））。前記開孔部１３より露出したＧ
ａＡｓ層１１に対して選択的にＷＧｅ膜１４を１００ｎ
ｍ堆積した（図１．（ｃ））。
説明する。ＧａＡｓ基板１０上に形成されたＧａＡｓ層
１１上に通常のＣＶＤ法を用いてＳｉＯ２ 膜１２を堆
積した（図１．（ａ））。次に、リソグラフィ技術とＲ
ＩＥ技術を用いてＳｉＯ２ 膜１２に開孔部１３を形成
した（図１．（ｂ））。前記開孔部１３より露出したＧ
ａＡｓ層１１に対して選択的にＷＧｅ膜１４を１００ｎ
ｍ堆積した（図１．（ｃ））。
【０００７】ＷＧｅ膜１４の堆積にはコールドウォール
型減圧ＣＶＤ装置を用いた。ＷＧｅ膜１４堆積のＣＶＤ
条件としてＷＦ６ ，ＧｅＨ４ の各ガス流量は４ｓｃ
ｃｍ，５ｓｃｃｍであり、基板温度は３７０℃である。 ＷＦ６ガスとＧｅＨ４ガスの流量比は０．５＜（ＧｅＨ
４／ＷＦ６）＜５程度でＧａＡｓ層１１への選択的なＷ
Ｇｅ膜１４の堆積が可能である。ＧｅＨ４ガスの割合が
大きくなるとＷＧｅ膜１４中に取り込まれるＧｅの量が
増える。従ってＷＧｅ膜の電気的抵抗率の点からは膜中
のＧｅ量は少ないことが好ましい。引き続いてＳｉＨ４
ガスを用いてＷＦ６を還元することによりＷＧｅ膜１４
上に選択的にＷ膜１５を４００ｎｍ形成した（図１．（
ｄ））。Ｗ膜１５堆積のＣＶＤ条件としてＷＦ６，Ｓｉ
Ｈ４の各ガス流量は４ｓｃｃｍ，５ｓｃｃｍであり、基
板温度は３５０℃である。ＷＦ６ ガスとＳｉＨ４ ガ
スの流量比は０．５＜（ＳｉＨ４／ＷＦ６）＜２程度で
ＷＧｅ膜１４上へのＷ膜１５の堆積が可能である。
型減圧ＣＶＤ装置を用いた。ＷＧｅ膜１４堆積のＣＶＤ
条件としてＷＦ６ ，ＧｅＨ４ の各ガス流量は４ｓｃ
ｃｍ，５ｓｃｃｍであり、基板温度は３７０℃である。 ＷＦ６ガスとＧｅＨ４ガスの流量比は０．５＜（ＧｅＨ
４／ＷＦ６）＜５程度でＧａＡｓ層１１への選択的なＷ
Ｇｅ膜１４の堆積が可能である。ＧｅＨ４ガスの割合が
大きくなるとＷＧｅ膜１４中に取り込まれるＧｅの量が
増える。従ってＷＧｅ膜の電気的抵抗率の点からは膜中
のＧｅ量は少ないことが好ましい。引き続いてＳｉＨ４
ガスを用いてＷＦ６を還元することによりＷＧｅ膜１４
上に選択的にＷ膜１５を４００ｎｍ形成した（図１．（
ｄ））。Ｗ膜１５堆積のＣＶＤ条件としてＷＦ６，Ｓｉ
Ｈ４の各ガス流量は４ｓｃｃｍ，５ｓｃｃｍであり、基
板温度は３５０℃である。ＷＦ６ ガスとＳｉＨ４ ガ
スの流量比は０．５＜（ＳｉＨ４／ＷＦ６）＜２程度で
ＷＧｅ膜１４上へのＷ膜１５の堆積が可能である。
【０００８】本実施例により絶縁膜開孔部より露出した
ＧａＡｓ表面１１に選択的にＷＧｅ膜１４を堆積するこ
とが可能になる。またＷＧｅ膜１４形成後、還元ガスを
ＳｉＨ４に変えて前記ＷＧｅ膜１４上にＷＧｅより低抵
抗なＷ膜１５を選択的に形成し、埋込金属の低抵抗化が
実現されている。
ＧａＡｓ表面１１に選択的にＷＧｅ膜１４を堆積するこ
とが可能になる。またＷＧｅ膜１４形成後、還元ガスを
ＳｉＨ４に変えて前記ＷＧｅ膜１４上にＷＧｅより低抵
抗なＷ膜１５を選択的に形成し、埋込金属の低抵抗化が
実現されている。
【０００９】また、本実施例ではＷＧｅ膜５の形成にＷ
Ｆ６ ガスとＧｅＨ４ ガスを用いているがＧｅＨ４の
替わりにＧｅ２Ｈ６を用いても構わない。Ｇｅ２Ｈ６を
用いるとＷＧｅ膜１４の堆積が低温で行えるのでＧａＡ
ｓ層１１或いはその界面などへの熱損傷が低減できる。 通常ＧａＡｓ表面に形成した耐熱性金属は良好なショッ
トキー電極となることが知られている。従って、本実施
例で述べたＧａＡｓ１１上のＳｉＯ２膜１２の開孔部１
３に埋め込んだＷＧｅ膜１４及びＷ膜１５をＧａＡｓＭ
ＥＳＦＥＴのゲート電極とすることが可能であることは
言うまでもない。
Ｆ６ ガスとＧｅＨ４ ガスを用いているがＧｅＨ４の
替わりにＧｅ２Ｈ６を用いても構わない。Ｇｅ２Ｈ６を
用いるとＷＧｅ膜１４の堆積が低温で行えるのでＧａＡ
ｓ層１１或いはその界面などへの熱損傷が低減できる。 通常ＧａＡｓ表面に形成した耐熱性金属は良好なショッ
トキー電極となることが知られている。従って、本実施
例で述べたＧａＡｓ１１上のＳｉＯ２膜１２の開孔部１
３に埋め込んだＷＧｅ膜１４及びＷ膜１５をＧａＡｓＭ
ＥＳＦＥＴのゲート電極とすることが可能であることは
言うまでもない。
【００１０】（実施例２）図２〜図３に示す工程概略図
を用いて、一実施例を説明する。半絶縁性ＧａＡｓ基板
上２０に分子線エピタキシャル成長法（ＭＢＥ）を用い
てＧａＡｓチャネル層２１を形成する（図２．（ａ））
。次にゲート電極となるＷＳｉ膜２２を前記ＧａＡｓチ
ャネル層２１上にスパッタ法を用いて形成する（図２．
（ｂ））。続いてリソグラフィ技術及び異方性エッチン
グ技術を用いてゲート電極２３を形成した（図２．（ｃ
））。次にＣＶＤ法を用いて絶縁膜２４を被着する（図
２．（ｄ））。次いで、ゲート電極２３を含んでソース
，ドレイン電極形成部に開孔部を有するレジストパター
ン２５を形成した（図３．（ｅ））。次に前記レジスト
パターン２５をマスクにして絶縁膜２４を異方性エッチ
ングしてソース，ドレイン電極形成部のＧａＡｓチャネ
ル層２１を露出させると同時にゲート電極２３の側壁部
に自己整合的に側壁絶縁膜２６を形成した（図３．（ｆ
））。レジストパターン２５を除去した後、有機金属化
学気相成長法（ＭＯＣＶＤ）によりソース，ドレイン電
極形成部のＧａＡｓチャネル層２１上に高濃度に不純物
を添加したＩｎＧａＡｓコンタクト層２７を選択的に成
長した（図３．（ｇ））。次に絶縁膜２４より露出した
ＩｎＧａＡｓコンタクト層２７に対して選択的にＷＧｅ
膜２８及びＷ膜２９を各々５０ｎｍ，１５０ｎｍ被着し
ＧａＡｓＭＥＳＦＥＴの基本構造を完成した（図３．（
ｈ））。このとき用いたＣＶＤ装置及び条件は上述した
実施例２に記載されたものと同様である。
を用いて、一実施例を説明する。半絶縁性ＧａＡｓ基板
上２０に分子線エピタキシャル成長法（ＭＢＥ）を用い
てＧａＡｓチャネル層２１を形成する（図２．（ａ））
。次にゲート電極となるＷＳｉ膜２２を前記ＧａＡｓチ
ャネル層２１上にスパッタ法を用いて形成する（図２．
（ｂ））。続いてリソグラフィ技術及び異方性エッチン
グ技術を用いてゲート電極２３を形成した（図２．（ｃ
））。次にＣＶＤ法を用いて絶縁膜２４を被着する（図
２．（ｄ））。次いで、ゲート電極２３を含んでソース
，ドレイン電極形成部に開孔部を有するレジストパター
ン２５を形成した（図３．（ｅ））。次に前記レジスト
パターン２５をマスクにして絶縁膜２４を異方性エッチ
ングしてソース，ドレイン電極形成部のＧａＡｓチャネ
ル層２１を露出させると同時にゲート電極２３の側壁部
に自己整合的に側壁絶縁膜２６を形成した（図３．（ｆ
））。レジストパターン２５を除去した後、有機金属化
学気相成長法（ＭＯＣＶＤ）によりソース，ドレイン電
極形成部のＧａＡｓチャネル層２１上に高濃度に不純物
を添加したＩｎＧａＡｓコンタクト層２７を選択的に成
長した（図３．（ｇ））。次に絶縁膜２４より露出した
ＩｎＧａＡｓコンタクト層２７に対して選択的にＷＧｅ
膜２８及びＷ膜２９を各々５０ｎｍ，１５０ｎｍ被着し
ＧａＡｓＭＥＳＦＥＴの基本構造を完成した（図３．（
ｈ））。このとき用いたＣＶＤ装置及び条件は上述した
実施例２に記載されたものと同様である。
【００１１】本実施例ではゲート電極２３に対して自己
整合的にＩｎＧａＡｓコンタクト層２７及びＷＧｅ膜２
８及びＷ膜２９よりなるソース，ドレイン電極を形成で
きるので寄生抵抗が小さくできると同時に素子の微細化
が可能になる。本実施例ではＩｎＧａＡｓコンタクト層
２７上にＷＧｅ膜２８及びＷ膜２９を被着する際ＷＳｉ
よりなるゲート電極２３が露出しているため該ゲート電
極２３上にもＷＧｅ膜２８及びＷ膜２９が堆積する（図
３（ｈ））。その結果、ゲート電極の断面はＴ字型とな
りゲート抵抗が低減できる。しかし、側壁絶縁膜２６の
幅をさらに薄くしたい場合、ゲート電極２３上及びＩｎ
ＧａＡｓコンタクト層２７上のＷＧｅ膜２８，Ｗ膜２９
が接触することが懸念される。そのような場合には、ゲ
ート電極２３上に絶縁膜を残した状態でＷＧｅ膜２８及
びＷ膜２９の堆積を行うことにより回避できることは言
うまでもない。
整合的にＩｎＧａＡｓコンタクト層２７及びＷＧｅ膜２
８及びＷ膜２９よりなるソース，ドレイン電極を形成で
きるので寄生抵抗が小さくできると同時に素子の微細化
が可能になる。本実施例ではＩｎＧａＡｓコンタクト層
２７上にＷＧｅ膜２８及びＷ膜２９を被着する際ＷＳｉ
よりなるゲート電極２３が露出しているため該ゲート電
極２３上にもＷＧｅ膜２８及びＷ膜２９が堆積する（図
３（ｈ））。その結果、ゲート電極の断面はＴ字型とな
りゲート抵抗が低減できる。しかし、側壁絶縁膜２６の
幅をさらに薄くしたい場合、ゲート電極２３上及びＩｎ
ＧａＡｓコンタクト層２７上のＷＧｅ膜２８，Ｗ膜２９
が接触することが懸念される。そのような場合には、ゲ
ート電極２３上に絶縁膜を残した状態でＷＧｅ膜２８及
びＷ膜２９の堆積を行うことにより回避できることは言
うまでもない。
【００１２】
【発明の効果】本発明を用いると、絶縁膜から露出した
ＧａＡｓ層に選択的に金属膜を堆積することが可能にな
る。また低抵抗なＷ膜を重ねることにより埋込み金属の
低抵抗化が図れる。
ＧａＡｓ層に選択的に金属膜を堆積することが可能にな
る。また低抵抗なＷ膜を重ねることにより埋込み金属の
低抵抗化が図れる。
【図面の簡単な説明】
【図１】実施例１を説明するための工程概略図。
【図２】実施例２を説明するための工程前半の概略図。
【図３】実施例２を説明するための工程後半の概略図。
１０…半絶縁性ＧａＡｓ基板、１１…ＧａＡｓ層、１２
…ＳｉＯ２膜、１３…開孔部、１４…ＷＧｅ膜、１５…
Ｗ膜、２０…半絶縁性ＧａＡｓ基板、２１…ＧａＡｓチ
ャネル層、２２…ＷＳｉ膜、２３…ゲート電極、２４…
絶縁膜、２５…レジストパターン、２６…側壁絶縁膜、
２７…ＩｎＧａＡｓコンタクト層、２８…ＷＧｅ膜、２
９…Ｗ膜。
…ＳｉＯ２膜、１３…開孔部、１４…ＷＧｅ膜、１５…
Ｗ膜、２０…半絶縁性ＧａＡｓ基板、２１…ＧａＡｓチ
ャネル層、２２…ＷＳｉ膜、２３…ゲート電極、２４…
絶縁膜、２５…レジストパターン、２６…側壁絶縁膜、
２７…ＩｎＧａＡｓコンタクト層、２８…ＷＧｅ膜、２
９…Ｗ膜。
Claims (2)
- 【請求項１】化合物半導体層上に形成された絶縁膜の開
孔部を金属膜で埋め込む工程において、該金属のハロゲ
ン化ガスと前記化合物半導体層に選択的に吸着解離する
第一の還元性ガスを用いて前記絶縁膜の開孔部から露出
した化合物半導体層上に選択的に第一の金属膜を形成し
、然る後に前記ハロゲン化ガスと前記第一の金属膜に選
択的に吸着解離する第二の還元性ガスを用いて第一の金
属膜上に選択的に第二の金属膜を堆積する工程を含むこ
とを特徴とする化合物半導体装置の製造方法。 - 【請求項２】上述した絶縁膜の開孔部を埋め込む金属の
主成分がＷであり、第一の還元ガスとしてＧｅの水素化
物ガスを用い、第二の還元性ガスとしてＨ２或いはＳｉ
の水素化物ガスを主としたガスを用いることを特徴とす
る請求項１に記載した半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10410491A JPH04334019A (ja) | 1991-05-09 | 1991-05-09 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10410491A JPH04334019A (ja) | 1991-05-09 | 1991-05-09 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04334019A true JPH04334019A (ja) | 1992-11-20 |
Family
ID=14371814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10410491A Pending JPH04334019A (ja) | 1991-05-09 | 1991-05-09 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04334019A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0915501A1 (en) * | 1994-08-05 | 1999-05-12 | International Business Machines Corporation | Method of forming an Al-Ge alloy with WGe polishing stop |
| WO2017217512A1 (ja) * | 2016-06-17 | 2017-12-21 | 国立研究開発法人産業技術総合研究所 | タングステンとゲルマニウムの化合物膜及び半導体装置 |
-
1991
- 1991-05-09 JP JP10410491A patent/JPH04334019A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0915501A1 (en) * | 1994-08-05 | 1999-05-12 | International Business Machines Corporation | Method of forming an Al-Ge alloy with WGe polishing stop |
| WO2017217512A1 (ja) * | 2016-06-17 | 2017-12-21 | 国立研究開発法人産業技術総合研究所 | タングステンとゲルマニウムの化合物膜及び半導体装置 |
| KR20190019914A (ko) * | 2016-06-17 | 2019-02-27 | 고쿠리츠켄큐카이하츠호진 상교기쥬츠 소고켄큐쇼 | 텅스텐과 게르마늄의 화합물막 및 반도체 장치 |
| US10692986B2 (en) | 2016-06-17 | 2020-06-23 | National Institute Of Advanced Industrial Science And Technology | Compound film of tungsten and germanium, and semiconductor device |
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